fifo.fit.rpt

用VHDL语言编写的实现FIFO的设计

; din[7]                   ;                   ;         ;
;      - data[0][7]        ; 0                 ; 6       ;
;      - data[2][7]        ; 0                 ; 6       ;
;      - data[6][7]        ; 0                 ; 6       ;
;      - data[1][7]        ; 0                 ; 6       ;
;      - data[3][7]        ; 0                 ; 6       ;
;      - data[7][7]        ; 0                 ; 6       ;
;      - data[4][7]~feeder ; 0                 ; 6       ;
;      - data[5][7]~feeder ; 0                 ; 6       ;
+--------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                          ;
+--------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name         ; Location          ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Decoder0~100 ; LCCOMB_X17_Y5_N18 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~101 ; LCCOMB_X17_Y5_N28 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~102 ; LCCOMB_X17_Y5_N0  ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~103 ; LCCOMB_X17_Y5_N4  ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~104 ; LCCOMB_X17_Y5_N10 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~97  ; LCCOMB_X17_Y5_N12 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~98  ; LCCOMB_X17_Y5_N26 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; Decoder0~99  ; LCCOMB_X17_Y5_N6  ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; clk          ; PIN_17            ; 82      ; Clock        ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; clr          ; PIN_18            ; 4       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; clr          ; PIN_18            ; 16      ; Async. clear ; yes    ; Global Clock         ; GCLK1            ; --                        ;
; dout[0]~1730 ; LCCOMB_X18_Y5_N14 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; process0~138 ; LCCOMB_X17_Y5_N14 ; 7       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; process0~139 ; LCCOMB_X17_Y5_N22 ; 6       ; Clock enable ; no     ; --                   ; --               ; --                        ;
+--------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_17   ; 82      ; Global Clock         ; GCLK2            ; --                        ;
; clr  ; PIN_18   ; 16      ; Global Clock         ; GCLK1            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------+-------------+
; Name              ; Fan-Out     ;
+-------------------+-------------+
; b[1]              ; 29          ;
; b[2]              ; 27          ;
; b[0]              ; 14          ;
; a[0]              ; 13          ;
; a[1]              ; 12          ;
; a[2]              ; 10          ;
; process0~4        ; 9           ;
; din[7]            ; 8           ;
; din[6]            ; 8           ;
; din[5]            ; 8           ;
; din[4]            ; 8           ;
; din[3]            ; 8           ;
; din[2]            ; 8           ;
; din[1]            ; 8           ;
; din[0]            ; 8           ;
; dout[0]~1730      ; 8           ;
; Decoder0~104      ; 8           ;
; Decoder0~103      ; 8           ;
; Decoder0~102      ; 8           ;
; Decoder0~101      ; 8           ;
; Decoder0~100      ; 8           ;
; Decoder0~99       ; 8           ;
; Decoder0~98       ; 8           ;
; Decoder0~97       ; 8           ;
; data[7][0]~2313   ; 8           ;
; process0~138      ; 7           ;
; rd                ; 6           ;
; wr                ; 6           ;
; process0~139      ; 6           ;
; x                 ; 5           ;
; y~351             ; 4           ;
; y                 ; 4           ;
; clr               ; 3           ;
; x~197             ; 3           ;
; x~195             ; 3           ;
; Add0~38           ; 2           ;
; full~reg0         ; 2           ;
; empty~reg0        ; 2           ;
; data[5][7]~feeder ; 1           ;
; data[4][7]~feeder ; 1           ;
; data[7][6]~feeder ; 1           ;
; data[5][6]~feeder ; 1           ;
; data[2][6]~feeder ; 1           ;
; data[5][5]~feeder ; 1           ;
; data[7][5]~feeder ; 1           ;
; data[2][5]~feeder ; 1           ;
; data[7][4]~feeder ; 1           ;
; data[7][3]~feeder ; 1           ;
; data[5][1]~feeder ; 1           ;
; data[5][0]~feeder ; 1           ;
+-------------------+-------------+


+-----------------------------------------------------+
; Interconnect Usage Summary                          ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage                  ;
+----------------------------+------------------------+
; Block interconnects        ; 154 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 3 / 1,156 ( < 1 % )    ;
; C4 interconnects           ; 77 / 17,952 ( < 1 % )  ;
; Direct links               ; 38 / 26,052 ( < 1 % )  ;
; Global clocks              ; 2 / 8 ( 25 % )         ;
; Local interconnects        ; 37 / 8,256 ( < 1 % )   ;
; R24 interconnects          ; 11 / 1,020 ( 1 % )     ;
; R4 interconnects           ; 67 / 22,440 ( < 1 % )  ;
+----------------------------+------------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 12.75) ; Number of LABs  (Total = 8) ;
+-------------------------