dds_vhdl.map.rpt

来自「dds数字移相信号发生器,功能齐全通过验证」· RPT 代码 · 共 306 行 · 第 1/5 页

; db/cntr_78i.tdf                  ; yes             ; Auto-Generated Megafunction  ; C:/dds数字移相信号发生器/db/cntr_78i.tdf                                ;
; sld_rom_sr.vhd                   ; yes             ; Encrypted Megafunction       ; c:/altera/71/quartus/libraries/megafunctions/sld_rom_sr.vhd             ;
; sld_hub.vhd                      ; yes             ; Encrypted Megafunction       ; c:/altera/71/quartus/libraries/megafunctions/sld_hub.vhd                ;
; lpm_decode.tdf                   ; yes             ; Megafunction                 ; c:/altera/71/quartus/libraries/megafunctions/lpm_decode.tdf             ;
; declut.inc                       ; yes             ; Megafunction                 ; c:/altera/71/quartus/libraries/megafunctions/declut.inc                 ;
; db/decode_ogi.tdf                ; yes             ; Auto-Generated Megafunction  ; C:/dds数字移相信号发生器/db/decode_ogi.tdf                              ;
; sld_dffex.vhd                    ; yes             ; Encrypted Megafunction       ; c:/altera/71/quartus/libraries/megafunctions/sld_dffex.vhd              ;
+----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------------+


+------------------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary                            ;
+---------------------------------------------+--------------------------+
; Resource                                    ; Usage                    ;
+---------------------------------------------+--------------------------+
; Total logic elements                        ; 632                      ;
;     -- Combinational with no register       ; 130                      ;
;     -- Register only                        ; 270                      ;
;     -- Combinational with a register        ; 232                      ;
;                                             ;                          ;
; Logic element usage by number of LUT inputs ;                          ;
;     -- 4 input functions                    ; 214                      ;
;     -- 3 input functions                    ; 61                       ;
;     -- 2 input functions                    ; 78                       ;
;     -- 1 input functions                    ; 7                        ;
;     -- 0 input functions                    ; 2                        ;
;                                             ;                          ;
; Logic elements by mode                      ;                          ;
;     -- normal mode                          ; 567                      ;
;     -- arithmetic mode                      ; 65                       ;
;     -- qfbk mode                            ; 0                        ;
;     -- register cascade mode                ; 0                        ;
;     -- synchronous clear/load mode          ; 32                       ;
;     -- asynchronous clear/load mode         ; 292                      ;
;                                             ;                          ;
; Total registers                             ; 502                      ;
; Total logic cells in carry chains           ; 73                       ;
; I/O pins                                    ; 41                       ;
; Total memory bits                           ; 57344                    ;
; Maximum fan-out node                        ; altera_internal_jtag~TDO ;
; Maximum fan-out                             ; 324                      ;
; Total fan-out                               ; 3645                     ;
; Average fan-out                             ; 4.99                     ;
+---------------------------------------------+--------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                         ;
+------------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                                                                           ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                                             ; Library Name ;
+------------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |DDS_VHDL                                                                                            ; 632 (1)     ; 502          ; 57344       ; 41   ; 0            ; 130 (1)      ; 270 (0)           ; 232 (0)          ; 73 (0)          ; 0 (0)      ; |DDS_VHDL                                                                                                                                                                                                                                                                                       ; work         ;
;    |REG10B:u5|                                                                                       ; 10 (10)     ; 10           ; 0           ; 0    ; 0            ; 0 (0)        ; 2 (2)             ; 8 (8)            ; 8 (8)           ; 0 (0)      ; |DDS_VHDL|REG10B:u5                                                                                                                                                                                                                                                                             ; work         ;
;    |REG32B:u2|                                                                                       ; 12 (12)     ; 12           ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 12 (12)          ; 12 (12)         ; 0 (0)      ; |DDS_VHDL|REG32B:u2                                                                                                                                                                                                                                                                             ; work         ;
;    |sin_rom:u3|                                                                                      ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u3                                                                                                                                                                                                                                                                            ; work         ;
;       |altsyncram:altsyncram_component|                                                              ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component                                                                                                                                                                                                                                            ; work         ;
;          |altsyncram_u631:auto_generated|                                                            ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_u631:auto_generated                                                                                                                                                                                                             ; work         ;
;    |sin_rom:u6|                                                                                      ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u6                                                                                                                                                                                                                                                                            ; work         ;
;       |altsyncram:altsyncram_component|                                                              ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component                                                                                                                                                                                                                                            ; work         ;
;          |altsyncram_u631:auto_generated|                                                            ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_u631:auto_generated                                                                                                                                                                                                             ; work         ;
;    |sld_hub:sld_hub_inst|                                                                            ; 112 (30)    ; 73           ; 0           ; 0    ; 0            ; 39 (23)      ; 17 (1)            ; 56 (6)           ; 5 (0)           ; 0 (0)      ; |DDS_VHDL|sld_hub:sld_hub_inst                                                                                                                                                                                                                                                                  ; work         ;
;       |lpm_decode:instruction_decoder|                                                               ; 5 (0)       ; 5            ; 0           ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (0)            ; 0 (0)           ; 0 (0)      ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder                                                                                                                                                                                                                                   ; work         ;