dds_vhdl.fit.rpt

dds数字移相信号发生器,功能齐全通过验证

; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
; Use smart compilation                                              ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


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; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/dds数字移相信号发生器/DDS_VHDL.pin.


+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                                            ;
+---------------------------------------------+------------------------------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                                      ;
+---------------------------------------------+------------------------------------------------------------------------------------------------------------+
; Total logic elements                        ; 577 / 5,980 ( 10 % )                                                                                       ;
;     -- Combinational with no register       ; 75                                                                                                         ;
;     -- Register only                        ; 215                                                                                                        ;
;     -- Combinational with a register        ; 287                                                                                                        ;
;                                             ;                                                                                                            ;
; Logic element usage by number of LUT inputs ;                                                                                                            ;
;     -- 4 input functions                    ; 214                                                                                                        ;
;     -- 3 input functions                    ; 61                                                                                                         ;
;     -- 2 input functions                    ; 78                                                                                                         ;
;     -- 1 input functions                    ; 81                                                                                                         ;
;     -- 0 input functions                    ; 143                                                                                                        ;
;                                             ;                                                                                                            ;
; Logic elements by mode                      ;                                                                                                            ;
;     -- normal mode                          ; 512                                                                                                        ;
;     -- arithmetic mode                      ; 65                                                                                                         ;
;     -- qfbk mode                            ; 53                                                                                                         ;
;     -- register cascade mode                ; 0                                                                                                          ;
;     -- synchronous clear/load mode          ; 226                                                                                                        ;
;     -- asynchronous clear/load mode         ; 292                                                                                                        ;
;                                             ;                                                                                                            ;
; Total registers                             ; 502 / 6,523 ( 8 % )                                                                                        ;
; Total LABs                                  ; 78 / 598 ( 13 % )                                                                                          ;
; Logic elements in carry chains              ; 73                                                                                                         ;
; User inserted logic elements                ; 0                                                                                                          ;
; Virtual pins                                ; 0                                                                                                          ;
; I/O pins                                    ; 41 / 185 ( 22 % )                                                                                          ;
;     -- Clock pins                           ; 0 / 2 ( 0 % )                                                                                              ;
; Global signals                              ; 8                                                                                                          ;
; M4Ks                                        ; 15 / 20 ( 75 % )                                                                                           ;
; Total memory bits                           ; 57,344 / 92,160 ( 62 % )                                                                                   ;
; Total RAM block bits                        ; 69,120 / 92,160 ( 75 % )                                                                                   ;
; PLLs                                        ; 0 / 2 ( 0 % )                                                                                              ;
; Global clocks                               ; 8 / 8 ( 100 % )                                                                                            ;
; Average interconnect usage                  ; 3%                                                                                                         ;
; Peak interconnect usage                     ; 10%                                                                                                        ;
; Maximum fan-out node                        ; altera_internal_jtag~TDO                                                                                   ;
; Maximum fan-out                             ; 297                                                                                                        ;
; Highest non-global fan-out signal           ; sld_signaltap:DDS_VHDL|sld_signaltap_impl:sld_signaltap_body|sld_ela_control:ela_control|trigger_setup_ena ;
; Highest non-global fan-out                  ; 127                                                                                                        ;
; Total fan-out                               ; 2776                                                                                                       ;
; Average fan-out                             ; 4.36                                                                                                       ;
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+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                     ;
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