testlatch.tan.rpt

来自「用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实」· RPT 代码 · 共 291 行 · 第 1/5 页

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; Timing Analyzer Settings                                                                              ;
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; Option                                                ; Setting            ; From ; To  ; Entity Name ;
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; Device Name                                           ; EPM3064ATC44-10    ;      ;     ;             ;
; Timing Models                                         ; Final              ;      ;     ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;     ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;     ;             ;
; Number of paths to report                             ; 200                ;      ;     ;             ;
; Report Minumum Timing Checks                          ; Off                ;      ;     ;             ;
; Use Fast Timing Models                                ; Off                ;      ;     ;             ;
; Report IO Paths Separately                            ; Off                ;      ;     ;             ;
; Clock Analysis Only                                   ; Off                ;      ;     ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;     ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;     ;             ;
; Cut off read during write signal paths                ; On                 ;      ;     ;             ;
; Cut off clear and preset signal paths                 ; On                 ;      ;     ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;     ;             ;
; fmax Requirement                                      ; 25.0 MHz           ;      ;     ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;     ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;     ;             ;
; Do Min/Max analysis using Rise/Fall delays            ; Off                ;      ;     ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;     ;             ;
; Use Clock Latency for PLL offset                      ; Off                ;      ;     ;             ;
; Clock Settings                                        ; mainclk            ;      ; CLK ;             ;
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; Clock Settings Summary                                                                                                               ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+
; CLK             ; mainclk            ; User Pin ; 25.0 MHz         ; NONE     ; N/A                   ; N/A                 ; N/A    ;
+-----------------+--------------------+----------+------------------+----------+-----------------------+---------------------+--------+


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; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                                    ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------------+---------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                        ; To                                          ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------------------+---------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~125                       ; JTAGcore:inst4|SM~127                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~127                       ; JTAGcore:inst4|SM~127                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~126                       ; JTAGcore:inst4|SM~125                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~125                       ; JTAGcore:inst4|SM~125                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~127                       ; JTAGcore:inst4|SM~125                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|shiftout:shifter|rdy         ; JTAGcore:inst4|SM~125                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~126                       ; JTAGcore:inst4|SM~126                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~125                       ; JTAGcore:inst4|SM~126                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~127                       ; JTAGcore:inst4|SM~126                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|shiftout:shifter|rdy         ; JTAGcore:inst4|SM~126                       ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~126                       ; JTAGcore:inst4|RD                           ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~125                       ; JTAGcore:inst4|RD                           ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;
; 28.900 ns                               ; 90.09 MHz ( period = 11.100 ns )                    ; JTAGcore:inst4|SM~127                       ; JTAGcore:inst4|RD                           ; CLK        ; CLK      ; 40.000 ns                   ; 35.500 ns                 ; 6.600 ns                ;