📄 boxingcunchu.fit.rpt
字号:
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 15 ;
+--------------------+------------------------+
+----------------------------------------------------------------------------------------------+
; Embedded Cells ;
+-----------------------------------------------------------------------------------------------
; Cell # ; Name ; Mode ; Turbo ;
+--------+----------------------------------------------------------------------+------+-------+
; EC1_E ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[7] ; RAM ; Off ;
; EC9_E ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[0] ; RAM ; Off ;
; EC1_C ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[6] ; RAM ; Off ;
; EC9_C ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[5] ; RAM ; Off ;
; EC1_F ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[4] ; RAM ; Off ;
; EC9_F ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[3] ; RAM ; Off ;
; EC1_B ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[2] ; RAM ; Off ;
; EC9_B ; lpm_ram_dp0:inst3|lpm_ram_dp:lpm_ram_dp_component|altdpram:sram|q[1] ; RAM ; Off ;
+--------+----------------------------------------------------------------------+------+-------+
+-------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------------------------------------------------------------------------------------------------
; Name ; Fan-Out ;
+---------------------------------------------------------------------------------------------------------------+---------+
; fenpingqi:inst|fenping3:b2v_inst2|cp5 ; 32 ;
; fenpingqi:inst|fenping5:b2v_inst4|cp8 ; 19 ;
; fenpingqi:inst|fenping4:b2v_inst3|cp6 ; 19 ;
; fenpingqi:inst|fenping3:b2v_inst2|cp4 ; 19 ;
; fenpingqi:inst|fenping2:b2v_inst1|cp2 ; 19 ;
; fenpingqi:inst|fenping1:b2v_inst8|cp0 ; 19 ;
; fenpingqi:inst|fenping8:b2v_inst7|cp14 ; 19 ;
; fenpingqi:inst|fenping7:b2v_inst6|cp12 ; 19 ;
; fenpingqi:inst|fenping8:b2v_inst7|i~218 ; 17 ;
; fenpingqi:inst|fenping8:b2v_inst7|i~223 ; 17 ;
; fenpingqi:inst|fenping7:b2v_inst6|i~223 ; 17 ;
; fenpingqi:inst|fenping1:b2v_inst8|i~223 ; 17 ;
; fenpingqi:inst|fenping3:b2v_inst2|i~218 ; 17 ;
; fenpingqi:inst|fenping2:b2v_inst1|i~218 ; 17 ;
; fenpingqi:inst|fenping1:b2v_inst8|i~218 ; 17 ;
; fenpingqi:inst|fenping3:b2v_inst2|i~223 ; 17 ;
; fenpingqi:inst|fenping2:b2v_inst1|i~223 ; 17 ;
; fenpingqi:inst|fenping4:b2v_inst3|i~218 ; 17 ;
; fenpingqi:inst|fenping7:b2v_inst6|i~218 ; 17 ;
; fenpingqi:inst|fenping5:b2v_inst4|i~218 ; 17 ;
; fenpingqi:inst|fenping4:b2v_inst3|i~223 ; 17 ;
; fenpingqi:inst|fenping5:b2v_inst4|i~223 ; 17 ;
; fenpingqi:inst|fenping6:b2v_inst5|i~113 ; 17 ;
; counter_2048:inst5|lpm_counter:lpm_counter_component|alt_counter_f10ke:wysi_counter|cout~0 ; 11 ;
; counter_8:inst4|lpm_counter:lpm_counter_component|alt_counter_f10ke:wysi_counter|cout~0 ; 11 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[1]~298 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[7]~304 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[9]~306 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[2]~299 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[4]~301 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[1]~298 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[0]~297 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[0]~297 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[3]~300 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[5]~302 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[2]~299 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[6]~303 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[6]~303 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[8]~305 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[8]~305 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[10]~307 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[7]~304 ; 9 ;
; latch_11:inst2|lpm_latch:lpm_latch_component|latches[9]~306 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[3]~300 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[10]~307 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[4]~301 ; 9 ;
; latch_11:inst1|lpm_latch:lpm_latch_component|latches[5]~302 ; 9 ;
; control:inst6|s[1] ; 6 ;
; control:inst6|s[0] ; 5 ;
; fenpingqi:inst|fenping3:b2v_inst2|lpm_counter:count_rtl_5|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 2 ;
+---------------------------------------------------------------------------------------------------------------+---------+
+-----------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+------------------------------------------------------------------------------------------------------
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+---------------------------+--------+-------+-----------------+---------------------------+----------+
; xuanzhe:inst8|clkout~reg0 ; LC1_C3 ; Clock ; no ; yes ; +ve ;
+---------------------------+--------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 141 ;
; 1 ; 22 ;
; 2 ; 2 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 3 ;
; 6 ; 1 ;
; 7 ; 8 ;
; 8 ; 39 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 186 ;
; 1 ; 8 ;
; 2 ; 1 ;
; 3 ; 2 ;
; 4 ; 5 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 12 ;
; 8 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 - 1 ; 168 ;
; 2 - 3 ; 26 ;
; 4 - 5 ; 5 ;
; 6 - 7 ; 0 ;
; 8 - 9 ; 1 ;
; 10 - 11 ; 0 ;
; 12 - 13 ; 2 ;
; 14 - 15 ; 1 ;
; 16 - 17 ; 12 ;
; 18 - 19 ; 1 ;
+----------------------------+----------------+
+------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------------------------------------------------------------------------------------------
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
; A ; 60 / 144 ( 41 % ) ; 0 / 72 ( 0 % ) ; 2 / 72 ( 2 % ) ;
; B ; 62 / 144 ( 43 % ) ; 21 / 72 ( 29 % ) ; 4 / 72 ( 5 % ) ;
; C ; 70 / 144 ( 48 % ) ; 9 / 72 ( 12 % ) ; 2 / 72 ( 2 % ) ;
; D ; 69 / 144 ( 47 % ) ; 1 / 72 ( 1 % ) ; 1 / 72 ( 1 % ) ;
; E ; 56 / 144 ( 38 % ) ; 5 / 72 ( 6 % ) ; 2 / 72 ( 2 % ) ;
; F ; 56 / 144 ( 38 % ) ; 6 / 72 ( 8 % ) ; 2 / 72 ( 2 % ) ;
; Total ; 373 / 864 ( 43 % ) ; 42 / 432 ( 9 % ) ; 13 / 432 ( 3 % ) ;
+-------+---------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 2 / 24 ( 8 % ) ;
; 2 ; 3 / 24 ( 12 % ) ;
; 3 ; 3 / 24 ( 12 % ) ;
; 4 ; 2 / 24 ( 8 % ) ;
; 5 ; 2 / 24 ( 8 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 3 / 24 ( 12 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 1 / 24 ( 4 % ) ;
; 11 ; 2 / 24 ( 8 % ) ;
; 12 ; 1 / 24 ( 4 % ) ;
; 13 ; 1 / 24 ( 4 % ) ;
; 14 ; 1 / 24 ( 4 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 3 / 24 ( 12 % ) ;
; 17 ; 3 / 24 ( 12 % ) ;
; 18 ; 5 / 24 ( 20 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 2 / 24 ( 8 % ) ;
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