bcd2.v

verilogHDL 入门的小程序

module BCD2(data_in ,EN ,data_out );

input [3:0] data_in ;
input EN ;
output [7:0] data_out ;
reg [7:0] data_out ;

always @(data_in or EN)

begin

	data_out<=8'b0;
	
	if (EN==1)
		begin
		
		if(data_in<4'h a)
			data_out<={4'b0000,data_in};
		else
			data_out<={4'b0001,data_in-4'ha};
		end

	else
	 
		begin
			data_out<=8'b00010000;
		end
	
end

endmodule