rom.v

来自「16位的RISC_CPU」· Verilog 代码 · 共 12 行

module rom( 
       output [15:0] data,
       input [10:0] addr,
       input read,
       input ena);

reg [15:0] memory [10'h3ff:0];
//wire [15:0] data;

assign data= ( !read && ena )? memory[addr] : 16'bzzzzzzzzzzzzzzzz;

endmodule