count.fit.rpt

一些较为经典的VHDL代码,专注于信号分析与检测方面

+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                     ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk  ; PIN_23   ; 28      ; Global clock         ; GCLK2            ; --                        ;
+------+----------+---------+----------------------+------------------+---------------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------+-------------+
; Name              ; Fan-Out     ;
+-------------------+-------------+
; count_int[2]~474  ; 27          ;
; reset             ; 2           ;
; Equal0~290        ; 2           ;
; count_int[26]     ; 2           ;
; count_int[25]     ; 2           ;
; count_int[24]     ; 2           ;
; count_int[23]     ; 2           ;
; count_int[22]     ; 2           ;
; count_int[21]     ; 2           ;
; count_int[20]     ; 2           ;
; Equal0~288        ; 2           ;
; count_int[16]     ; 2           ;
; count_int[19]     ; 2           ;
; count_int[18]     ; 2           ;
; count_int[17]     ; 2           ;
; Equal0~287        ; 2           ;
; count_int[15]     ; 2           ;
; count_int[14]     ; 2           ;
; count_int[13]     ; 2           ;
; count_int[12]     ; 2           ;
; count_int[10]     ; 2           ;
; count_int[9]      ; 2           ;
; count_int[11]     ; 2           ;
; count_int[8]      ; 2           ;
; count_int[7]      ; 2           ;
; count_int[4]      ; 2           ;
; count_int[6]      ; 2           ;
; count_int[5]      ; 2           ;
; count_int[3]      ; 2           ;
; count_int[2]      ; 2           ;
; count_int[1]      ; 2           ;
; count_int[0]      ; 2           ;
; count_int[26]~276 ; 1           ;
; count_int[25]~499 ; 1           ;
; count_int[25]~275 ; 1           ;
; count_int[24]~498 ; 1           ;
; count_int[24]~274 ; 1           ;
; count_int[23]~497 ; 1           ;
; count_int[23]~273 ; 1           ;
; count_int[22]~496 ; 1           ;
; count_int[22]~272 ; 1           ;
; count_int[21]~495 ; 1           ;
; count_int[21]~271 ; 1           ;
; count_int[20]~494 ; 1           ;
; count_int[20]~270 ; 1           ;
; count_int[19]~493 ; 1           ;
; count_int[19]~269 ; 1           ;
; count_int[18]~492 ; 1           ;
; count_int[18]~268 ; 1           ;
; count_int[17]~491 ; 1           ;
+-------------------+-------------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 30 / 26,052 ( < 1 % ) ;
; C16 interconnects          ; 1 / 1,156 ( < 1 % )   ;
; C4 interconnects           ; 9 / 17,952 ( < 1 % )  ;
; Direct links               ; 18 / 26,052 ( < 1 % ) ;
; Global clocks              ; 1 / 8 ( 13 % )        ;
; Local interconnects        ; 32 / 8,256 ( < 1 % )  ;
; R24 interconnects          ; 0 / 1,020 ( 0 % )     ;
; R4 interconnects           ; 7 / 22,440 ( < 1 % )  ;
+----------------------------+-----------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 9.25) ; Number of LABs  (Total = 4) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 1                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 1                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 0                           ;
; 9                                          ; 0                           ;
; 10                                         ; 0                           ;
; 11                                         ; 0                           ;
; 12                                         ; 0                           ;
; 13                                         ; 0                           ;
; 14                                         ; 0                           ;
; 15                                         ; 0                           ;
; 16                                         ; 2                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 1.00) ; Number of LABs  (Total = 4) ;
+------------------------------------+-----------------------------+
; 1 Clock                            ; 3                           ;
; 1 Sync. clear                      ; 1                           ;
+------------------------------------+-----------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+----------------------------------------------+-----------------------------+