test.hier_info

利用Verilog HDL对AD7705进行控制ADC采样

|test
SDI <= SetData:inst.SDI_data
clk => M10MHz:inst2.clk_ref
SDO => SetData:inst.SDO_data
SCLK <= SetData:inst.Sclkout
CS <= SetData:inst.CS
200KHz <= M10MHz:inst1.P10MHz
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SDO_out[23] <= SetData:inst.SDO_out[23]


|test|SetData:inst
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|test|M10MHz:inst2
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|test|M10MHz:inst1
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