coregen.rsp

来自「verilog 编写基于SRAM(CY7C1041)的代码」· RSP 代码 · 共 5 行

RSP
5 行
字号 
SETPROJECT .
SET BusFormat = BusFormatAngleBracketNotRipped
SETXIPCPORTHOST 3424
XIPCPJSENDCORES spartan3

coregen.rsp - 源码说明

本页面展示了「verilog 编写基于SRAM(CY7C1041)的代码」中的 coregen.rsp 源码文件，采用 RSP 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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