vpc.sim.rpt

电压脉冲控制的一个工程---包括vhdl源程序和编译后产生的相关文件

; |vpc|code:inst1|process0~1554   ; |vpc|code:inst1|process0~1554     ; combout          ;
; |vpc|code:inst1|Selector5~82    ; |vpc|code:inst1|Selector5~82      ; combout          ;
; |vpc|code:inst1|Selector5~83    ; |vpc|code:inst1|Selector5~83      ; combout          ;
; |vpc|code:inst1|process0~1563   ; |vpc|code:inst1|process0~1563     ; combout          ;
; |vpc|code:inst1|Mux0~172        ; |vpc|code:inst1|Mux0~172          ; combout          ;
; |vpc|code:inst1|count2~0        ; |vpc|code:inst1|count2~0          ; combout          ;
; |vpc|code:inst1|WideOr0~92      ; |vpc|code:inst1|WideOr0~92        ; combout          ;
; |vpc|division:inst2|count[6]    ; |vpc|division:inst2|count[6]      ; regout           ;
; |vpc|division:inst2|count[5]    ; |vpc|division:inst2|count[5]      ; regout           ;
; |vpc|division:inst2|count[4]    ; |vpc|division:inst2|count[4]      ; regout           ;
; |vpc|division:inst2|count[7]    ; |vpc|division:inst2|Equal0~69     ; combout          ;
; |vpc|division:inst2|count[7]    ; |vpc|division:inst2|count[7]      ; regout           ;
; |vpc|code:inst1|LessThan0~105   ; |vpc|code:inst1|LessThan0~105     ; combout          ;
; |vpc|code:inst1|Add0~190        ; |vpc|code:inst1|Add0~190          ; combout          ;
; |vpc|dataout3[4]                ; |vpc|dataout3[4]                  ; padio            ;
; |vpc|dataout3[1]                ; |vpc|dataout3[1]                  ; padio            ;
; |vpc|datain[6]                  ; |vpc|datain[6]                    ; combout          ;
; |vpc|datain[5]                  ; |vpc|datain[5]                    ; combout          ;
; |vpc|datain[4]                  ; |vpc|datain[4]                    ; combout          ;
; |vpc|datain[3]                  ; |vpc|datain[3]                    ; combout          ;
; |vpc|datain[7]                  ; |vpc|datain[7]                    ; combout          ;
; |vpc|datain[2]                  ; |vpc|datain[2]                    ; combout          ;
; |vpc|datain[1]                  ; |vpc|datain[1]                    ; combout          ;
; |vpc|datain[0]                  ; |vpc|datain[0]                    ; combout          ;
; |vpc|busy                       ; |vpc|busy                         ; combout          ;
+---------------------------------+-----------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+----------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                               ;
+---------------------------------+-----------------------------------+------------------+
; Node Name                       ; Output Port Name                  ; Output Port Type ;
+---------------------------------+-----------------------------------+------------------+
; |vpc|code:inst1|Add2~259        ; |vpc|code:inst1|Add2~260          ; cout0            ;
; |vpc|code:inst1|Add2~259        ; |vpc|code:inst1|Add2~260COUT1     ; cout1            ;
; |vpc|code:inst1|Add0~181        ; |vpc|code:inst1|Add0~182          ; cout0            ;
; |vpc|code:inst1|Add0~181        ; |vpc|code:inst1|Add0~182COUT1     ; cout1            ;
; |vpc|code:inst1|Add4~289        ; |vpc|code:inst1|Add4~290          ; cout0            ;
; |vpc|code:inst1|Add4~289        ; |vpc|code:inst1|Add4~290COUT1     ; cout1            ;
; |vpc|code:inst1|Add4~293        ; |vpc|code:inst1|Add4~294          ; cout0            ;
; |vpc|code:inst1|Add4~293        ; |vpc|code:inst1|Add4~294COUT1     ; cout1            ;
; |vpc|code:inst1|Add0~185        ; |vpc|code:inst1|Add0~186          ; cout0            ;
; |vpc|code:inst1|Add0~185        ; |vpc|code:inst1|Add0~186COUT1     ; cout1            ;
; |vpc|code:inst1|Add2~263        ; |vpc|code:inst1|Add2~264          ; cout0            ;
; |vpc|code:inst1|Add2~263        ; |vpc|code:inst1|Add2~264COUT1     ; cout1            ;
; |vpc|division:inst2|Add0~117    ; |vpc|division:inst2|Add0~117      ; combout          ;
; |vpc|division:inst2|Add0~119    ; |vpc|division:inst2|Add0~119      ; combout          ;
; |vpc|division:inst2|Add0~119    ; |vpc|division:inst2|Add0~120      ; cout0            ;
; |vpc|division:inst2|Add0~119    ; |vpc|division:inst2|Add0~120COUT1 ; cout1            ;
; |vpc|division:inst2|Add0~121    ; |vpc|division:inst2|Add0~121      ; combout          ;
; |vpc|division:inst2|Add0~121    ; |vpc|division:inst2|Add0~122      ; cout0            ;
; |vpc|division:inst2|Add0~121    ; |vpc|division:inst2|Add0~122COUT1 ; cout1            ;
; |vpc|division:inst2|Add0~123    ; |vpc|division:inst2|Add0~124      ; cout             ;
; |vpc|ad_control:inst|dataout[4] ; |vpc|code:inst1|LessThan5~80      ; combout          ;
; |vpc|ad_control:inst|dataout[4] ; |vpc|ad_control:inst|dataout[4]   ; regout           ;
; |vpc|ad_control:inst|dataout[3] ; |vpc|code:inst1|LessThan7~110     ; combout          ;
; |vpc|ad_control:inst|dataout[3] ; |vpc|ad_control:inst|dataout[3]   ; regout           ;
; |vpc|ad_control:inst|dataout[6] ; |vpc|code:inst1|LessThan7~111     ; combout          ;
; |vpc|ad_control:inst|dataout[6] ; |vpc|ad_control:inst|dataout[6]   ; regout           ;
; |vpc|ad_control:inst|dataout[5] ; |vpc|code:inst1|process0~1540     ; combout          ;
; |vpc|ad_control:inst|dataout[5] ; |vpc|ad_control:inst|dataout[5]   ; regout           ;
; |vpc|code:inst1|process0~1541   ; |vpc|code:inst1|process0~1541     ; combout          ;
; |vpc|ad_control:inst|dataout[2] ; |vpc|code:inst1|LessThan11~116    ; combout          ;
; |vpc|ad_control:inst|dataout[2] ; |vpc|ad_control:inst|dataout[2]   ; regout           ;
; |vpc|code:inst1|process0~1544   ; |vpc|code:inst1|process0~1544     ; combout          ;
; |vpc|ad_control:inst|dataout[7] ; |vpc|code:inst1|process0~1545     ; combout          ;
; |vpc|ad_control:inst|dataout[7] ; |vpc|ad_control:inst|dataout[7]   ; regout           ;
; |vpc|ad_control:inst|dataout[1] ; |vpc|code:inst1|LessThan0~104     ; combout          ;
; |vpc|ad_control:inst|dataout[1] ; |vpc|ad_control:inst|dataout[1]   ; regout           ;
; |vpc|code:inst1|process0~1546   ; |vpc|code:inst1|process0~1546     ; combout          ;
; |vpc|code:inst1|Selector0~344   ; |vpc|code:inst1|Selector0~344     ; combout          ;
; |vpc|code:inst1|Add3~182        ; |vpc|code:inst1|Add3~182          ; combout          ;
; |vpc|code:inst1|LessThan11~118  ; |vpc|code:inst1|LessThan11~118    ; combout          ;
; |vpc|code:inst1|Selector0~345   ; |vpc|code:inst1|Selector0~345     ; combout          ;
; |vpc|code:inst1|Selector2~354   ; |vpc|code:inst1|Selector2~354     ; combout          ;
; |vpc|code:inst1|Selector4~220   ; |vpc|code:inst1|Selector4~220     ; combout          ;
; |vpc|code:inst1|Add0~189        ; |vpc|code:inst1|Add0~189          ; combout          ;
; |vpc|code:inst1|Selector3~230   ; |vpc|code:inst1|Selector3~230     ; combout          ;
; |vpc|ad_control:inst|dataout[0] ; |vpc|ad_control:inst|dataout[0]   ; regout           ;
; |vpc|code:inst1|process0~1550   ; |vpc|code:inst1|process0~1550     ; combout          ;
; |vpc|code:inst1|Add2~267        ; |vpc|code:inst1|Add2~267          ; combout          ;
; |vpc|code:inst1|process0~1553   ; |vpc|code:inst1|process0~1553     ; combout          ;
; |vpc|code:inst1|WideOr3~5       ; |vpc|code:inst1|WideOr3~5         ; combout          ;
; |vpc|code:inst1|LessThan23~66   ; |vpc|code:inst1|LessThan23~66     ; combout          ;
; |vpc|code:inst1|process0~1554   ; |vpc|code:inst1|process0~1554     ; combout          ;
; |vpc|code:inst1|Selector5~82    ; |vpc|code:inst1|Selector5~82      ; combout          ;
; |vpc|code:inst1|Selector5~83    ; |vpc|code:inst1|Selector5~83      ; combout          ;
; |vpc|code:inst1|process0~1563   ; |vpc|code:inst1|process0~1563     ; combout          ;
; |vpc|code:inst1|Mux0~172        ; |vpc|code:inst1|Mux0~172          ; combout          ;
; |vpc|code:inst1|count2~0        ; |vpc|code:inst1|count2~0          ; combout          ;
; |vpc|code:inst1|Mux16~55        ; |vpc|code:inst1|Mux16~55          ; combout          ;
; |vpc|ad_control:inst|state.s0   ; |vpc|ad_control:inst|state.s0     ; regout           ;
; |vpc|division:inst2|count[6]    ; |vpc|division:inst2|count[6]      ; regout           ;
; |vpc|division:inst2|count[5]    ; |vpc|division:inst2|count[5]      ; regout           ;
; |vpc|division:inst2|count[4]    ; |vpc|division:inst2|count[4]      ; regout           ;
; |vpc|division:inst2|count[7]    ; |vpc|division:inst2|Equal0~69     ; combout          ;
; |vpc|division:inst2|count[7]    ; |vpc|division:inst2|count[7]      ; regout           ;
; |vpc|code:inst1|Add0~190        ; |vpc|code:inst1|Add0~190          ; combout          ;
; |vpc|datain[6]                  ; |vpc|datain[6]                    ; combout          ;
; |vpc|datain[5]                  ; |vpc|datain[5]                    ; combout          ;
; |vpc|datain[4]                  ; |vpc|datain[4]                    ; combout          ;
; |vpc|datain[3]                  ; |vpc|datain[3]                    ; combout          ;
; |vpc|datain[7]                  ; |vpc|datain[7]                    ; combout          ;
; |vpc|datain[2]                  ; |vpc|datain[2]                    ; combout          ;
; |vpc|datain[1]                  ; |vpc|datain[1]                    ; combout          ;
; |vpc|datain[0]                  ; |vpc|datain[0]                    ; combout          ;
; |vpc|busy                       ; |vpc|busy                         ; combout          ;
+---------------------------------+-----------------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
    Info: Processing started: Wed Jun 25 21:41:04 2008
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off vpc -c vpc
Info: Using vector source file "D:/altera/70/quartus/work/电压脉冲控制/vpc.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      56.16 %
Info: Number of transitions in simulation is 1771
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Allocated 88 megabytes of memory during processing
    Info: Processing ended: Wed Jun 25 21:41:05 2008
    Info: Elapsed time: 00:00:01