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Classic Timing Analyzer report for dvf
Sun Jun 22 20:56:38 2008
Quartus II Version 7.0 Build 33 02/05/2007 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+----------------------------------+-----------+---------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+-----------+---------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 3.998 ns ; d[3] ; cnt8[3] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 5.586 ns ; fout~reg0 ; fout ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -3.666 ns ; d[1] ; cnt8[1] ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; 356.63 MHz ( period = 2.804 ns ) ; cnt8[0] ; cnt8[5] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+----------------------------------+-----------+---------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C3T100C6 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 356.63 MHz ( period = 2.804 ns ) ; cnt8[0] ; cnt8[5] ; clk ; clk ; None ; None ; 2.602 ns ;
; N/A ; 358.81 MHz ( period = 2.787 ns ) ; cnt8[1] ; cnt8[5] ; clk ; clk ; None ; None ; 2.585 ns ;
; N/A ; 364.96 MHz ( period = 2.740 ns ) ; cnt8[2] ; cnt8[5] ; clk ; clk ; None ; None ; 2.538 ns ;
; N/A ; 374.95 MHz ( period = 2.667 ns ) ; cnt8[3] ; cnt8[5] ; clk ; clk ; None ; None ; 2.465 ns ;
; N/A ; 375.23 MHz ( period = 2.665 ns ) ; cnt8[4] ; cnt8[5] ; clk ; clk ; None ; None ; 2.463 ns ;
; N/A ; 385.21 MHz ( period = 2.596 ns ) ; cnt8[0] ; cnt8[6] ; clk ; clk ; None ; None ; 2.394 ns ;
; N/A ; 387.75 MHz ( period = 2.579 ns ) ; cnt8[1] ; cnt8[6] ; clk ; clk ; None ; None ; 2.377 ns ;
; N/A ; 389.56 MHz ( period = 2.567 ns ) ; cnt8[5] ; cnt8[2] ; clk ; clk ; None ; None ; 2.365 ns ;
; N/A ; 389.86 MHz ( period = 2.565 ns ) ; cnt8[5] ; cnt8[1] ; clk ; clk ; None ; None ; 2.363 ns ;
; N/A ; 390.17 MHz ( period = 2.563 ns ) ; cnt8[5] ; cnt8[4] ; clk ; clk ; None ; None ; 2.361 ns ;
; N/A ; 390.32 MHz ( period = 2.562 ns ) ; cnt8[5] ; cnt8[5] ; clk ; clk ; None ; None ; 2.360 ns ;
; N/A ; 390.32 MHz ( period = 2.562 ns ) ; cnt8[5] ; cnt8[6] ; clk ; clk ; None ; None ; 2.360 ns ;
; N/A ; 392.62 MHz ( period = 2.547 ns ) ; cnt8[0] ; cnt8[3] ; clk ; clk ; None ; None ; 2.345 ns ;
; N/A ; 394.94 MHz ( period = 2.532 ns ) ; cnt8[2] ; cnt8[6] ; clk ; clk ; None ; None ; 2.330 ns ;
; N/A ; 395.10 MHz ( period = 2.531 ns ) ; cnt8[7] ; cnt8[2] ; clk ; clk ; None ; None ; 2.329 ns ;
; N/A ; 395.41 MHz ( period = 2.529 ns ) ; cnt8[7] ; cnt8[1] ; clk ; clk ; None ; None ; 2.327 ns ;
; N/A ; 395.73 MHz ( period = 2.527 ns ) ; cnt8[7] ; cnt8[4] ; clk ; clk ; None ; None ; 2.325 ns ;
; N/A ; 395.88 MHz ( period = 2.526 ns ) ; cnt8[1] ; cnt8[3] ; clk ; clk ; None ; None ; 2.324 ns ;
; N/A ; 395.88 MHz ( period = 2.526 ns ) ; cnt8[7] ; cnt8[5] ; clk ; clk ; None ; None ; 2.324 ns ;
; N/A ; 395.88 MHz ( period = 2.526 ns ) ; cnt8[7] ; cnt8[6] ; clk ; clk ; None ; None ; 2.324 ns ;
; N/A ; 403.71 MHz ( period = 2.477 ns ) ; cnt8[2] ; cnt8[3] ; clk ; clk ; None ; None ; 2.275 ns ;
; N/A ; 404.86 MHz ( period = 2.470 ns ) ; cnt8[0] ; cnt8[4] ; clk ; clk ; None ; None ; 2.268 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[3] ; cnt8[6] ; clk ; clk ; None ; None ; 2.257 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[6] ; clk ; clk ; None ; None ; 2.255 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[1] ; cnt8[4] ; clk ; clk ; None ; None ; 2.247 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[2] ; clk ; clk ; None ; None ; 2.238 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[1] ; clk ; clk ; None ; None ; 2.236 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[4] ; clk ; clk ; None ; None ; 2.234 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[2] ; cnt8[4] ; clk ; clk ; None ; None ; 2.198 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[0] ; cnt8[2] ; clk ; clk ; None ; None ; 2.147 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[0] ; cnt8[1] ; clk ; clk ; None ; None ; 2.131 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[1] ; cnt8[2] ; clk ; clk ; None ; None ; 2.126 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[3] ; cnt8[4] ; clk ; clk ; None ; None ; 2.123 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[5] ; cnt8[0] ; clk ; clk ; None ; None ; 2.115 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[5] ; cnt8[7] ; clk ; clk ; None ; None ; 2.114 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[7] ; cnt8[0] ; clk ; clk ; None ; None ; 2.079 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[7] ; cnt8[7] ; clk ; clk ; None ; None ; 2.078 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[0] ; cnt8[7] ; clk ; clk ; None ; None ; 2.010 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[1] ; cnt8[7] ; clk ; clk ; None ; None ; 1.993 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[2] ; clk ; clk ; None ; None ; 1.989 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[0] ; clk ; clk ; None ; None ; 1.988 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[1] ; clk ; clk ; None ; None ; 1.987 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[4] ; cnt8[7] ; clk ; clk ; None ; None ; 1.987 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[4] ; clk ; clk ; None ; None ; 1.985 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[5] ; clk ; clk ; None ; None ; 1.984 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[6] ; clk ; clk ; None ; None ; 1.984 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[2] ; cnt8[7] ; clk ; clk ; None ; None ; 1.946 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[1] ; cnt8[1] ; clk ; clk ; None ; None ; 1.889 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[1] ; fout~reg0 ; clk ; clk ; None ; None ; 1.887 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[3] ; cnt8[7] ; clk ; clk ; None ; None ; 1.873 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[6] ; cnt8[7] ; clk ; clk ; None ; None ; 1.864 ns ;
; N/A ; Restricted to 405.19 MHz ( period = 2.468 ns ) ; cnt8[3] ; cnt8[3] ; clk ; clk ; None ; None ; 1.801 ns ;
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