def_macro.v

来自「design compile synthesis user guide」· Verilog 代码 · 共 5 行

5 行

`define DATA 2'b00`define REG 2'b01`define STACKIN 2'b10`define UPCOUT 2'b11

def_macro.v - 源码说明

本页面展示了「design compile synthesis user guide」中的 def_macro.v 源码文件，采用 Verilog 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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