convertor_ckt.v

来自「design compile synthesis user guide」· Verilog 代码 · 共 23 行

module CONVERTOR_CKT ( connect13,disp1,disp2); 

input  [9:0]connect13; 
output [13:0]disp1, disp2;
wire[6:0] connect14 ; 
    CONVERTOR U7 (.T0(1'b0), .T1(1'b0), .T2(connect13[9] ), .T3(connect13[8] ),
    .T4(connect13[7] ), .T5(connect13[6] ), .A0(connect14[6] ), .B0(
        connect14[5] ), .C0(connect14[4] ), .D0(connect14[3] ), .E0(
        connect14[2] ), .F0(connect14[1] ), .G0(connect14[0] ), .A1(
        disp1[6] ), .B1(disp1[5] ), .C1(disp1[4] ), .D1(disp1[3] ), .E1(
        disp1[2] ), .F1(disp1[1] ), .G1(disp1[0] ) );
    CONVERTOR U8 ( .T0(connect13[5] ), .T1(connect13[4] ), .T2(
        connect13[3] ), .T3(connect13[2] ), .T4(connect13[1] ), .T5(
        connect13[0] ), .A0(disp2[13] ), .B0(disp2[12] ), .C0(disp2[11] ), 
        .D0(disp2[10] ), .E0(disp2[9] ), .F0(disp2[8] ), .G0(disp2[7] ), 
        .A1(disp2[6] ), .B1(disp2[5] ), .C1(disp2[4] ), .D1(disp2[3] ), 
        .E1(disp2[2] ), .F1(disp2[1] ), .G1(disp2[0] ) );
    HOURS_FILTER U9 ( .TENS_DIGIT_HOURS_IN(connect14),
         .TENS_DIGIT_HOURS_OUT(disp1[13:7]));  
endmodule