sel_clock.v

来自「基于vriloge的数字钟具有调时、分、秒和定时报警功能」· Verilog 代码 · 共 21 行

module sel_clock(A,B,C,D,E,F,ckosp,sel,out);
input[3:0]A,B,C,D,E,F;
input ckosp;
output[2:0]sel;
output[3:0]out;
reg[2:0] sel;
reg[3:0]out;
always @(posedge ckosp)begin
sel=sel+1;end
always @(sel)begin
if(sel==0)begin out=A;end
else if(sel==1)begin out=B;end
else if(sel==2)begin out=10;end
else if(sel==3)begin out=C;end
else if(sel==4)begin out=D;end
else if(sel==5)begin out=11;end
else if(sel==6)begin out=E;end
else if(sel==7)begin out=F;end
end
endmodule