📄 and2.vhd
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library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.STD_LOGIC_UNSIGNED.all;
entity and2 is
port(A:in STD_LOGIC;
B:in STD_LOGIC;
C:out STD_LOGIC);
end and2;
architecture BEHAVIORAL of and2 is
begin
C<=A and B;
end BEHAVIORAL;
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