_primary.vhd

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library verilog;
use verilog.vl_types.all;
entity stratixgx_lvds_rx_bitslip is
    generic(
        channel_width   : integer := 10
    );
    port(
        coreclk         : in     vl_logic;
        bitslip         : in     vl_logic;
        rxpdat2         : in     vl_logic_vector(9 downto 0);
        rxpdat3         : in     vl_logic_vector(9 downto 0);
        reset           : in     vl_logic;
        dataout         : out    vl_logic_vector(9 downto 0)
    );
end stratixgx_lvds_rx_bitslip;