_primary.vhd
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library verilog;use verilog.vl_types.all;entity \CLKLOCK\ is generic( \CLOCKBOOST\ : integer := 1; \INPUT_FREQUENCY\: real := 50.000000; \TPD\ : integer := 0 ); port( \OUTCLK\ : out vl_logic; \INCLK\ : in vl_logic );end \CLKLOCK\;
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