_primary.vhd

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library verilog;
use verilog.vl_types.all;
entity altgxb_hssi_rx_a1a1a2a2_patdet_sm is
    generic(
        \SEARCH_A1_1\   : integer := 0;
        \SEARCH_A1_2\   : integer := 1;
        \SEARCH_A2_1\   : integer := 3;
        \SEARCH_A2_2\   : integer := 2
    );
    port(
        \A1A1A2A2_curr\ : in     vl_logic_vector(1 downto 0);
        sync_comp_eq    : in     vl_logic_vector(1 downto 0);
        a1a2size        : in     vl_logic;
        \A1A1A2A2_next\ : out    vl_logic_vector(1 downto 0);
        a1a1a2a2_hit    : out    vl_logic
    );
end altgxb_hssi_rx_a1a1a2a2_patdet_sm;