_primary.vhd

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library verilog;
use verilog.vl_types.all;
entity mux4 is
    port(
        \Y\             : out    vl_logic;
        \I0\            : in     vl_logic;
        \I1\            : in     vl_logic;
        \I2\            : in     vl_logic;
        \I3\            : in     vl_logic;
        \C0\            : in     vl_logic;
        \C1\            : in     vl_logic
    );
end mux4;