_primary.vhd

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library verilog;
use verilog.vl_types.all;
entity altgxb_xgm_tx_sm is
    generic(
        \TX_SEND_DATA\  : integer := 1;
        \TX_SEND_A\     : integer := 2;
        \TX_SEND_K\     : integer := 3;
        \TX_SEND_Q\     : integer := 4;
        \TX_SEND_RND_R\ : integer := 5;
        \TX_SEND_RND_K\ : integer := 6;
        \TX_SEND_RND_A\ : integer := 7;
        \TX_SEND_RND_Q\ : integer := 8;
        \K_PAT\         : integer := 188;
        \R_PAT\         : integer := 28;
        \A_PAT\         : integer := 124;
        \Q_PAT\         : integer := 156;
        \T_PAT\         : integer := 253;
        \E_PAT\         : integer := 254;
        \S_PAT\         : integer := 251;
        \R1_PAT\        : integer := 60;
        \R2_PAT\        : integer := 92;
        \R3_PAT\        : integer := 220;
        \R4_PAT\        : integer := 252;
        \R5_PAT\        : integer := 247
    );
    port(
        txdatain        : in     vl_logic_vector(31 downto 0);
        txctrl          : in     vl_logic_vector(3 downto 0);
        rdenablesync    : in     vl_logic;
        txclk           : in     vl_logic;
        resetall        : in     vl_logic;
        txdataout       : out    vl_logic_vector(31 downto 0);
        txctrlout       : out    vl_logic_vector(3 downto 0)
    );
end altgxb_xgm_tx_sm;