_primary.vhd

来自「一个非常好的dc使用书籍 一个非常好的dc使用书籍」· VHDL 代码 · 共 15 行

library verilog;
use verilog.vl_types.all;
entity stratixgx_dll is
    generic(
        input_frequency : integer := 10000;
        phase_shift     : integer := 0;
        sim_valid_lock  : integer := 1;
        sim_invalid_lock: integer := 5
    );
    port(
        clk             : in     vl_logic;
        delayctrlout    : out    vl_logic
    );
end stratixgx_dll;