_primary.vhd

来自「一个非常好的dc使用书籍 一个非常好的dc使用书籍」· VHDL 代码 · 共 12 行

library verilog;
use verilog.vl_types.all;
entity stratixgx_dec_4b is
    port(
        datain          : in     vl_logic_vector(4 downto 0);
        k28             : in     vl_logic;
        potctl          : in     vl_logic;
        dataout         : out    vl_logic_vector(2 downto 0);
        ctlout          : out    vl_logic
    );
end stratixgx_dec_4b;