_primary.vhd

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library verilog;
use verilog.vl_types.all;
entity stratix_dll is
    generic(
        input_frequency : integer := 10000;
        phase_shift     : integer := 0;
        sim_valid_lock  : integer := 1;
        sim_invalid_lock: integer := 5
    );
    port(
        clk             : in     vl_logic;
        delayctrlout    : out    vl_logic
    );
end stratix_dll;