decode_7.v

来自「second.rar 这个做的是一秒表计时程序」· Verilog 代码 · 共 27 行

module decode_7(data_in,data_out);
     input[3:0]data_in;
     output[6:0]data_out;
reg[6:0]data_out;
always @ (data_in ) 
	begin 
		data_out=7'b1111111;
			case(data_in)
				4'b0000: data_out=7'b0111111;/*0*/
				4'b0001: data_out=7'b0000110;/*1*/
				4'b0010: data_out=7'b1011011;/*2*/
				4'b0011: data_out=7'b1001111;/*3*/
				4'b0100: data_out=7'b1100110;/*4*/
				4'b0101: data_out=7'b1101101;/*5*/
				4'b0110: data_out=7'b1111101;/*6*/
				4'b0111: data_out=7'b0000111;/*7*/
				4'b1000: data_out=7'b1111111;/*8*/
				4'b1001: data_out=7'b1101111;/*9*/
				4'b1010: data_out=7'b1110111;/*A*/
				4'b1011: data_out=7'b1111100;/*B*/
				4'b1100: data_out=7'b0111001;/*C*/
				4'b1101: data_out=7'b1011110;/*D*/
				4'b1110: data_out=7'b1111001;/*E*/
				4'b1111: data_out=7'b1110001;/*F*/
			endcase
		end
endmodule