📄 seg7led.tan.rpt
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; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; Off ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
+----------------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+----------------------------+----------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------------+----------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[7] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[6] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[2] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[5] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[4] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[3] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[1] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 137.72 MHz ( period = 7.261 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[0] ; clk ; clk ; None ; None ; 7.023 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[17] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[12] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[11] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[10] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[9] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[8] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[13] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[14] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[15] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 138.24 MHz ( period = 7.234 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[16] ; clk ; clk ; None ; None ; 6.973 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[21] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[22] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[20] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[19] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[18] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[23] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[24] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 140.94 MHz ( period = 7.095 ns ) ; int_div:inst2|DCLK_DIV[8] ; int_div:inst2|DCLK_DIV[25] ; clk ; clk ; None ; None ; 6.834 ns ;
; N/A ; 141.24 MHz ( period = 7.080 ns ) ; int_div:inst2|DCLK_DIV[11] ; int_div:inst2|DCLK_DIV[7] ; clk ; clk ; None ; None ; 6.842 ns ;
; N/A ; 141.24 MHz ( period = 7.080 ns ) ; int_div:inst2|DCLK_DIV[11] ; int_div:inst2|DCLK_DIV[6] ; clk ; clk ; None ; None ; 6.842 ns ;
; N/A ; 141.24 MHz ( period = 7.080 ns ) ; int_div:inst2|DCLK_DIV[11] ; int_div:inst2|DCLK_DIV[2] ; clk ; clk ; None ; None ; 6.842 ns ;
; N/A ; 141.24 MHz ( period = 7.080 ns ) ; int_div:inst2|DCLK_DIV[11] ; int_div:inst2|DCLK_DIV[5] ; clk ; clk ; None ; None ; 6.842 ns ;
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