tt.tan.rpt

vhdl的很多例子

; Cut paths between unrelated clock domains                      ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                         ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                 ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                               ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                          ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                        ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                               ; Off                ;      ;    ;             ;
; Enable Clock Latency                                           ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node          ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                          ; 10                 ;      ;    ;             ;
; Number of paths to report                                      ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                   ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                         ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                     ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                   ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis ; Off                ;      ;    ;             ;
+----------------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; reset           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                        ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                           ; To                           ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 18.57 MHz ( period = 53.859 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[1]     ; clk        ; clk      ; None                        ; None                      ; 51.948 ns               ;
; N/A                                     ; 18.61 MHz ( period = 53.737 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[3]     ; clk        ; clk      ; None                        ; None                      ; 51.831 ns               ;
; N/A                                     ; 18.73 MHz ( period = 53.378 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[2]     ; clk        ; clk      ; None                        ; None                      ; 51.528 ns               ;
; N/A                                     ; 19.09 MHz ( period = 52.388 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[1]     ; clk        ; clk      ; None                        ; None                      ; 50.319 ns               ;
; N/A                                     ; 19.13 MHz ( period = 52.266 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[3]     ; clk        ; clk      ; None                        ; None                      ; 50.202 ns               ;
; N/A                                     ; 19.27 MHz ( period = 51.907 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[2]     ; clk        ; clk      ; None                        ; None                      ; 49.899 ns               ;
; N/A                                     ; 19.55 MHz ( period = 51.140 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[1]     ; clk        ; clk      ; None                        ; None                      ; 49.277 ns               ;
; N/A                                     ; 19.60 MHz ( period = 51.018 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[3]     ; clk        ; clk      ; None                        ; None                      ; 49.160 ns               ;
; N/A                                     ; 19.74 MHz ( period = 50.659 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[2]     ; clk        ; clk      ; None                        ; None                      ; 48.857 ns               ;
; N/A                                     ; 20.07 MHz ( period = 49.818 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[1]     ; clk        ; clk      ; None                        ; None                      ; 47.972 ns               ;
; N/A                                     ; 20.12 MHz ( period = 49.696 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[3]     ; clk        ; clk      ; None                        ; None                      ; 47.855 ns               ;
; N/A                                     ; 20.27 MHz ( period = 49.337 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[2]     ; clk        ; clk      ; None                        ; None                      ; 47.552 ns               ;
; N/A                                     ; 20.70 MHz ( period = 48.314 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[7]     ; clk        ; clk      ; None                        ; None                      ; 46.313 ns               ;
; N/A                                     ; 21.08 MHz ( period = 47.448 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[7]     ; clk        ; clk      ; None                        ; None                      ; 45.289 ns               ;
; N/A                                     ; 21.29 MHz ( period = 46.963 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[7]     ; clk        ; clk      ; None                        ; None                      ; 45.010 ns               ;
; N/A                                     ; 21.48 MHz ( period = 46.561 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[5]     ; clk        ; clk      ; None                        ; None                      ; 44.646 ns               ;
; N/A                                     ; 21.48 MHz ( period = 46.556 ns )                    ; bin27seg:inst1|writedata_r[9]  ; bin27seg:inst1|datain[6]     ; clk        ; clk      ; None                        ; None                      ; 44.697 ns               ;
; N/A                                     ; 21.88 MHz ( period = 45.695 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[5]     ; clk        ; clk      ; None                        ; None                      ; 43.622 ns               ;
; N/A                                     ; 21.89 MHz ( period = 45.690 ns )                    ; bin27seg:inst1|writedata_r[11] ; bin27seg:inst1|datain[6]     ; clk        ; clk      ; None                        ; None                      ; 43.673 ns               ;
; N/A                                     ; 22.12 MHz ( period = 45.210 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[5]     ; clk        ; clk      ; None                        ; None                      ; 43.343 ns               ;
; N/A                                     ; 22.12 MHz ( period = 45.205 ns )                    ; bin27seg:inst1|writedata_r[10] ; bin27seg:inst1|datain[6]     ; clk        ; clk      ; None                        ; None                      ; 43.394 ns               ;
; N/A                                     ; 22.16 MHz ( period = 45.128 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[7]     ; clk        ; clk      ; None                        ; None                      ; 43.192 ns               ;
; N/A                                     ; 22.70 MHz ( period = 44.045 ns )                    ; bin27seg:inst1|writedata_r[7]  ; bin27seg:inst1|datain[1]     ; clk        ; clk      ; None                        ; None                      ; 41.973 ns               ;
; N/A                                     ; 22.77 MHz ( period = 43.923 ns )                    ; bin27seg:inst1|writedata_r[7]  ; bin27seg:inst1|datain[3]     ; clk        ; clk      ; None                        ; None                      ; 41.856 ns               ;
; N/A                                     ; 22.95 MHz ( period = 43.564 ns )                    ; bin27seg:inst1|writedata_r[7]  ; bin27seg:inst1|datain[2]     ; clk        ; clk      ; None                        ; None                      ; 41.553 ns               ;
; N/A                                     ; 23.05 MHz ( period = 43.375 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[5]     ; clk        ; clk      ; None                        ; None                      ; 41.525 ns               ;
; N/A                                     ; 23.06 MHz ( period = 43.370 ns )                    ; bin27seg:inst1|writedata_r[8]  ; bin27seg:inst1|datain[6]     ; clk        ; clk      ; None                        ; None                      ; 41.576 ns               ;