smallcore.tan.rpt

MagicSopc DDR-Sdram

; Maximum Delay                                         ; 100 ns             ;              ; data_in_d1       ; nios2e_2C35_reset_clk_domain_synch_module ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DM[1]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DM[0]      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_CAS_n      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_RAS_n      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_WE_n       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[11]      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[10]      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[9]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[8]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[7]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[6]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[5]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[4]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[3]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[2]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[1]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_A[0]       ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_BA[1]      ;                                           ;
; Output Pin Load                                       ; 2                  ;              ; SDRAM_BA[0]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[6]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[7]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[8]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[9]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[10]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQS[0]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[11]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[12]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[13]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[14]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[15]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQS[1]     ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[4]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[3]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[1]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[5]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[2]      ;                                           ;
; Output Pin Load                                       ; 4                  ;              ; SDRAM_DQ[0]      ;                                           ;
+-------------------------------------------------------+--------------------+--------------+------------------+-------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                                                         ;
+----------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; Clock Node Name                        ; Clock Setting Name ; Type       ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset    ; Phase offset ;
+----------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; pll:inst|altpll:altpll_component|_clk0 ;                    ; PLL output ; 80.0 MHz         ; 0.000 ns      ; 0.000 ns     ; SYS_CLK  ; 8                     ; 5                   ; -2.790 ns ;              ;
; pll:inst|altpll:altpll_component|_clk1 ;                    ; PLL output ; 80.0 MHz         ; 0.000 ns      ; 0.000 ns     ; SYS_CLK  ; 8                     ; 5                   ; -5.915 ns ;              ;