tri_2.v

来自「VHDL教程及源码,是新手入门的不二选择!」· Verilog 代码 · 共 6 行

6 行

module tri_2(out,in,en);
output out;
input in,en;
assign out = en ? in : 'bz;
endmodule

tri_2.v - 源码说明

本页面展示了「VHDL教程及源码,是新手入门的不二选择!」中的 tri_2.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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