key_press.v

来自「verilog编写的时钟控制程序」· Verilog 代码 · 共 51 行

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// COPYRIGHT(c)2007, Xidian
// All rights reserved.
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// Module name   :  key_press
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// Author        :  Z-Dixon
// Data          :  2008.5.6
// Abstract      :  xiao dou 
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// Modification history
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// $Log$
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module key_press(//input
                 clk,key,
             //output
                 key_out);


input clk;
input key;

reg [31:0] i=0;

output key_out;

reg key_out;


always @(posedge clk)

begin 
     if(key==1)
            begin  
              if(i<500000)
              i=i+1;
              else if(i==500000)
              key_out=1;
            end
     else  
            begin
              key_out=0;
              i=0;
            end

end
endmodule