delay.v

来自「verilog编写的时钟控制程序」· Verilog 代码 · 共 58 行

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// COPYRIGHT(c)2007, Xidian
// All rights reserved.
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// Module name   :  delay
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// Author        :  Z-Dixon
// Data          :  2008.5.6
// Abstract      :  delay 0.5ms(50MHz)
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// Modification history
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// $Log$
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module delay(//input
                 clk,
             //output
                 clk_delay);


input clk;

output clk_delay;

reg clk_delay=0;

reg [15:0] i=0;

always @(posedge clk)
     
     begin
          
          if(i==12500)
              begin
                   i<=0;
                   clk_delay<=~clk_delay;
              end
          else
              i<=i+1;
     end
endmodule