virtex.v

学习Xilinx公司开发软件ISE的基础资料

module BSCAN_VIRTEX(TDO1, TDO2, TDI, RESET, SHIFT, UPDATE, SEL1, DRCK1, SEL2, DRCK2); // synthesis syn_black_box
input TDO1;
input TDO2;
output TDI;
output RESET;
output SHIFT;
output UPDATE;
output SEL1;
output DRCK1;
output SEL2;
output DRCK2;
endmodule
module BUF(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFCF(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFE(O, I, E); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
input I;
input E;
endmodule
module BUFG(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFGDLL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module BUFT(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate = 1 */;
input I;
input T;
endmodule
module CAPTURE_VIRTEX(CAP, CLK); // synthesis syn_black_box .noprune = 1
input CAP;
input CLK;
endmodule
module CLKDLL(CLK0, CLK90, CLK180, CLK270, CLK2X, CLKDV, LOCKED, CLKIN, CLKFB, RST); // synthesis syn_black_box
output CLK0;
output CLK90;
output CLK180;
output CLK270;
output CLK2X;
output CLKDV;
output LOCKED;
input CLKIN;
input CLKFB;
input RST;
endmodule
module CLKDLLHF(CLK0, CLK180, CLKDV, LOCKED, CLKIN, CLKFB, RST); // synthesis syn_black_box
output CLK0;
output CLK180;
output CLKDV;
output LOCKED;
input CLKIN;
input CLKFB;
input RST;
endmodule
module FD(Q, D, C); // synthesis syn_black_box
output Q;
input D;
input C;
endmodule
module FDC(Q, D, C, CLR); // synthesis syn_black_box
output Q;
input D;
input C;
input CLR;
endmodule
module FDCE(Q, D, C, CE, CLR); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input CLR;
endmodule
module FDCE_1(Q, D, C, CE, CLR); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input CLR;
endmodule
module FDCP(Q, D, C, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CLR;
input PRE;
endmodule
module FDCPE(Q, D, C, CE, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input CLR;
input PRE;
endmodule
module FDCPE_1(Q, D, C, CE, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input CLR;
input PRE;
endmodule
module FDCP_1(Q, D, C, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CLR;
input PRE;
endmodule
module FDC_1(Q, D, C, CLR); // synthesis syn_black_box
output Q;
input D;
input C;
input CLR;
endmodule
module FDE(Q, D, C, CE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
endmodule
module FDE_1(Q, D, C, CE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
endmodule
module FDP(Q, D, C, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input PRE;
endmodule
module FDPE(Q, D, C, CE, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input PRE;
endmodule
module FDPE_1(Q, D, C, CE, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input PRE;
endmodule
module FDP_1(Q, D, C, PRE); // synthesis syn_black_box
output Q;
input D;
input C;
input PRE;
endmodule
module FDR(Q, D, C, R); // synthesis syn_black_box
output Q;
input D;
input C;
input R;
endmodule
module FDRE(Q, D, C, CE, R); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input R;
endmodule
module FDRE_1(Q, D, C, CE, R); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input R;
endmodule
module FDRS(Q, D, C, R, S); // synthesis syn_black_box
output Q;
input D;
input C;
input R;
input S;
endmodule
module FDRSE(Q, D, C, CE, R, S); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input R;
input S;
endmodule
module FDRSE_1(Q, D, C, CE, R, S); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input R;
input S;
endmodule
module FDRS_1(Q, D, C, R, S); // synthesis syn_black_box
output Q;
input D;
input C;
input R;
input S;
endmodule
module FDR_1(Q, D, C, R); // synthesis syn_black_box
output Q;
input D;
input C;
input R;
endmodule
module FDS(Q, D, C, S); // synthesis syn_black_box
output Q;
input D;
input C;
input S;
endmodule
module FDSE(Q, D, C, CE, S); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input S;
endmodule
module FDSE_1(Q, D, C, CE, S); // synthesis syn_black_box
output Q;
input D;
input C;
input CE;
input S;
endmodule
module FDS_1(Q, D, C, S); // synthesis syn_black_box
output Q;
input D;
input C;
input S;
endmodule
module FD_1(Q, D, C); // synthesis syn_black_box
output Q;
input D;
input C;
endmodule
module GND(G); // synthesis syn_black_box
output G;
endmodule
module IBUF(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
output O;
input I;
endmodule
module IBUFG(O, I); // synthesis syn_black_box black_box_pad_pin="I"
parameter IOSTANDARD="default";
output O;
input I;
endmodule
module IBUFG_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_CTT(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_GTLP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_III(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_HSTL_IV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI33_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI33_5(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_PCI66_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL2_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL3_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUFG_SSTL3_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_CTT(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_GTLP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_III(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_HSTL_IV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_LVCMOS2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_PCI33_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_PCI33_5(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_PCI66_3(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_SSTL2_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_SSTL2_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_SSTL3_I(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IBUF_SSTL3_II(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module INV(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module IOBUF(O, IO, I, T); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_AGP(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_CTT(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_F_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_GTL(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_GTLP(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_HSTL_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_HSTL_III(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_HSTL_IV(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_LVCMOS2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI33_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI33_5(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_PCI66_3(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL2_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_2(O, IO, I, T); // synthesis syn_black_box
output O;