_primary.vhd

来自「学习Xilinx公司开发软件ISE的基础资料」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity prescale_counter is
    port(
        reset           : in     vl_logic;
        clk             : in     vl_logic;
        counter         : out    vl_logic_vector(31 downto 0)
    );
end prescale_counter;