alt_u_div_o5f.tdf

用verilog写的4*4小键盘按键检测程序。本工程已经编译好。可以直接在Atera DE1 Fpga开发板上运行

	add_sub_17_datab[17..0]	:	WIRE;
	add_sub_17_result[17..0]	:	WIRE;
	add_sub_18_result_int[19..0]	:	WIRE;
	add_sub_18_cout	:	WIRE;
	add_sub_18_dataa[18..0]	:	WIRE;
	add_sub_18_datab[18..0]	:	WIRE;
	add_sub_18_result[18..0]	:	WIRE;
	add_sub_19_result_int[20..0]	:	WIRE;
	add_sub_19_cout	:	WIRE;
	add_sub_19_dataa[19..0]	:	WIRE;
	add_sub_19_datab[19..0]	:	WIRE;
	add_sub_19_result[19..0]	:	WIRE;
	add_sub_2_result_int[3..0]	:	WIRE;
	add_sub_2_cout	:	WIRE;
	add_sub_2_dataa[2..0]	:	WIRE;
	add_sub_2_datab[2..0]	:	WIRE;
	add_sub_2_result[2..0]	:	WIRE;
	add_sub_20_result_int[21..0]	:	WIRE;
	add_sub_20_cout	:	WIRE;
	add_sub_20_dataa[20..0]	:	WIRE;
	add_sub_20_datab[20..0]	:	WIRE;
	add_sub_20_result[20..0]	:	WIRE;
	add_sub_21_result_int[22..0]	:	WIRE;
	add_sub_21_cout	:	WIRE;
	add_sub_21_dataa[21..0]	:	WIRE;
	add_sub_21_datab[21..0]	:	WIRE;
	add_sub_21_result[21..0]	:	WIRE;
	add_sub_22_result_int[23..0]	:	WIRE;
	add_sub_22_cout	:	WIRE;
	add_sub_22_dataa[22..0]	:	WIRE;
	add_sub_22_datab[22..0]	:	WIRE;
	add_sub_22_result[22..0]	:	WIRE;
	add_sub_23_result_int[24..0]	:	WIRE;
	add_sub_23_cout	:	WIRE;
	add_sub_23_dataa[23..0]	:	WIRE;
	add_sub_23_datab[23..0]	:	WIRE;
	add_sub_23_result[23..0]	:	WIRE;
	add_sub_24_result_int[25..0]	:	WIRE;
	add_sub_24_cout	:	WIRE;
	add_sub_24_dataa[24..0]	:	WIRE;
	add_sub_24_datab[24..0]	:	WIRE;
	add_sub_24_result[24..0]	:	WIRE;
	add_sub_25_result_int[26..0]	:	WIRE;
	add_sub_25_cout	:	WIRE;
	add_sub_25_dataa[25..0]	:	WIRE;
	add_sub_25_datab[25..0]	:	WIRE;
	add_sub_25_result[25..0]	:	WIRE;
	add_sub_26_result_int[26..0]	:	WIRE;
	add_sub_26_cout	:	WIRE;
	add_sub_26_dataa[25..0]	:	WIRE;
	add_sub_26_datab[25..0]	:	WIRE;
	add_sub_26_result[25..0]	:	WIRE;
	add_sub_27_result_int[26..0]	:	WIRE;
	add_sub_27_cout	:	WIRE;
	add_sub_27_dataa[25..0]	:	WIRE;
	add_sub_27_datab[25..0]	:	WIRE;
	add_sub_27_result[25..0]	:	WIRE;
	add_sub_28_result_int[26..0]	:	WIRE;
	add_sub_28_cout	:	WIRE;
	add_sub_28_dataa[25..0]	:	WIRE;
	add_sub_28_datab[25..0]	:	WIRE;
	add_sub_28_result[25..0]	:	WIRE;
	add_sub_29_result_int[26..0]	:	WIRE;
	add_sub_29_cout	:	WIRE;
	add_sub_29_dataa[25..0]	:	WIRE;
	add_sub_29_datab[25..0]	:	WIRE;
	add_sub_29_result[25..0]	:	WIRE;
	add_sub_3_result_int[4..0]	:	WIRE;
	add_sub_3_cout	:	WIRE;
	add_sub_3_dataa[3..0]	:	WIRE;
	add_sub_3_datab[3..0]	:	WIRE;
	add_sub_3_result[3..0]	:	WIRE;
	add_sub_30_result_int[26..0]	:	WIRE;
	add_sub_30_cout	:	WIRE;