📄 00119.html
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<title>15.1 简介（一般信息）</title>
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<a href="#" onmousedown="showPopup(this, 'popup00300');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
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</div>
</td><td width="33%">
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15.1 简介（一般信息）</div>
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<div class="Element58">
<a name="描述"></a><div class="Element11">
<div class="Element10">
<p class="Element10">
在Verilog中，块与块之间的通信通过模块端口来指定。SystemVerilog加入了接口（<span style="color: #0000FF">interface</span>）这一概念，接口是一个关键的结构，它能够封装块与块之间的通信，因此，用户能够方便地改变模块间通信的建模抽象层次。 </p>
<p class="Element10">
</p>
<p class="Element10">
一个接口指定了一个测试平台用来与被测设计进行通信的信号或线网。然而，一个接口并没有任何显式的时序规程、同步要求、或时钟控制范例。 </p>
<p class="Element10">
</p>
<p class="Element10">
SystemVerilog加入了时钟控制块，它能够识别时钟信号，并能够捕获被建模块的时序和同步要求。一个时钟控制块集合了同步于一个特定时钟的信号，并且使得它们的时序成为显式的。在一个基于周期的方法中，时钟控制块是一个关键的元素，它使得用户能够在一个更高的抽象层次上编写测试平台。除了关注于信号以及时间上的转变外，测试还可以根据周期和事务定义。根据环境的不同，一个测试平台可以包含一个或多个时钟控制块，每一个都可以包含它自己的时钟加上任意数目的信号。 </p>
<p class="Element10">
</p>
<p class="Element10">
时钟控制块将时序和同步细节与一个测试平台中的结构、功能和过程元素分割开来。因此，采样和驱动时钟控制块信号的时序成为隐式的并且相对于时钟控制块的时钟。这使得我们能够以一个非常简洁的方式编写一组关键的操作，而无需显式地使用时钟或指定时序。这些操作是：</p>
<ul class="Element630">
<li class="Element600">同步的事件</li>
<li class="Element600">输入采样</li>
<li class="Element600">同步的驱动</li>
</ul></div>
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<a href="00871.html" target="topic">第十五章 时钟控制块</a></div>
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</td>
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<td></td>
</tr>
<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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