📄 00876.html
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<title>第一章 SystemVerilog导论</title>
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<tr><td width="33%">
<div class="Element1">
SystemVerilog 3.1a语言参考手册</div>
</td><td width="34%">
<div class="Element2">
</div>
</td><td width="33%">
<div class="Element90">
<img src="btn_prev_d.gif" border="0" alt="Previous" title="Previous"><img src="btn_up_d.gif" border="0" alt="Up" title="Up"><a href="00857.html" target="topic"><img src="btn_next_lightblue.gif" border="0" alt="Next" title="Next" onmouseover="switchImage(this, 'btn_next_lightblue_hover.gif');" onmouseout="switchImage(this, 'btn_next_lightblue.gif');"></a></div>
</td></tr></table><div class="Element5">
第一章 SystemVerilog导论</div>
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<div class="Element721">
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<div class="Element58">
<a name="描述"></a><div class="Element11">
<div class="Element10">
<p class="Element10">
本参考手册详细描述了Accellera为使用Verilog硬件描述语言在更高的抽象层次上进行系统的建模和验证所作的扩展。这些扩展将Verilog语言推向了系统级空间和验证级空间。SystemVerilog构建于IEEE Verilog 2001委员会所作的工作之上。 </p>
<p class="Element10">
</p>
<p class="Element10">
在本参考手册中：</p>
<ul class="Element630">
<li class="Element600">“Verilog”或“Verilog-2001”指的是IEEE Std. 1364-2001 Verilog硬件描述语言标准；</li>
<li class="Element600">“SystemVerilog”指的是Accellera对Verilog-2001标准所作的扩展。</li>
</ul><p class="Element10">
</p>
<p class="Element10">
在本参考手册中对Verilog语言的几个版本进行了如下的编号：</p>
<ul class="Element630">
<li class="Element600">“Verilog 1.0”指的是IEEE Std. 1364-1995 Verilog硬件描述语言标准，也被称作Verilog-1995；</li>
<li class="Element600">“Verilog 2.0” 指的是IEEE Std. 1364-2001 Verilog硬件描述语言标准，一般称之为Verilog-2001。这一版本的Verilog包含了自从Verilog在1990年向公共领域开放以来所作的首次具有革新意义的增强；</li>
<li class="Element600">“SystemVerilog 3.x”指的是Verilog-2001加上为在更高的抽象层次上进行系统建模和验证所作的扩展，也就是在本参考手册中描述的版本；
<ul class="Element631">
<li class="Element601">SystemVerilog 3.0在2002年六月被批准为Accellera标准，主要针对高层结构建模进行了增强；</li>
<li class="Element601">SystemVerilog 3.1在2003年五月被批准为Accellera标准，主要针对高级验证和C语言集成进行了增强；</li>
<li class="Element601">SystemVerilog 3.1a在2004年四月被批准为Accellera标准，包括了对SystemVerilog 3.1手册所作的修正和解释。同时对Verilog进行了更多的增强，例如SystemVerilog结构的VCD和PLI规范等。</li>
</ul></li>
</ul><p class="Element10">
</p>
<p class="Element10">
在Accellera HDL+Technical小组委员会的指导之下，Accellera正在为增强Verilog进行着持续的努力。这个委员会也会在SystemVerilog 3.1a之上继续为Verilog进行更多的增强。 </p>
<p class="Element10">
</p>
<p class="Element10">
SystemVerilog构建于Verilog-2001之上。SystemVerilog改进了Verilog代码的生产率、可读性以及可重用性。SystemVerilog中的语言增强提供了更加简洁的硬件描述，同时又为SystemVerilog能够使用现存的工具进入当前的硬件实现流程提供了一个简单的途径。这些增强还为被控的测试平台开发、随机约束的测试平台开发、覆盖驱动的验证、以及基于断言的验证提供了广泛的支持。 </p>
<p class="Element10">
</p>
<p class="Element10">
SystemVerilog为Verilog-2001加入了扩展的结构和新的结构，包括：</p>
<ul class="Element630">
<li class="Element600">对数据类型的扩展，能够产生更好的代码封装，代码也更加简洁，并且能够产生更严格的规范；
<ul class="Element631">
<li class="Element601">C语言数据类型：<span style="color: #0000FF">int</span>、<span style="color: #0000FF">typedef</span>、<span style="color: #0000FF">struct</span>、<span style="color: #0000FF">union</span>、<span style="color: #0000FF">enum</span>；</li>
<li class="Element601">其它数据类型：有界队列、<span style="color: #0000FF">logic</span>（<span style="color: #FF0000">0</span>、<span style="color: #FF0000">1</span>、<span style="color: #FF0000">X</span>、<span style="color: #FF0000">Z</span>）、<span style="color: #0000FF">bit</span>（<span style="color: #FF0000">0</span>、<span style="color: #FF0000">1</span>）以及安全的标签联合体；</li>
<li class="Element601">动态数据类型：字符串、类、动态队列、动态数组、包含自动存储空间管理的联合数组使得用户从存储单元释放方面的问题中解脱出来；</li>
<li class="Element601">动态强制类型转换与位流强制类型转换；</li>
<li class="Element601">基于单个变量实例的自动/静态说明；</li>
</ul></li>
<li class="Element600">为了获得简洁的描述对操作符进行了扩展；
<ul class="Element631">
<li class="Element601">通配等式与通配不等式；</li>
<li class="Element601">使用内建方法对语言进行了扩展；</li>
<li class="Element601">操作符过载；</li>
<li class="Element601">流操作符；</li>
<li class="Element601">集合成员资格；</li>
</ul></li>
<li class="Element600">扩展的过程语句；
<ul class="Element631">
<li class="Element601">选择语句中作用于标签联合体的模式匹配；</li>
<li class="Element601">增强的循环语句加上<span style="color: #0000FF">foreach</span>语句；</li>
<li class="Element601">类似于C的跳转语句：<span style="color: #0000FF">return</span>、<span style="color: #0000FF">break</span>、<span style="color: #0000FF">continue</span>；</li>
<li class="Element601">在仿真结束时执行的<span style="color: #0000FF">final</span>块（与<span style="color: #0000FF">initial</span>块相反）；</li>
<li class="Element601">扩展的事件控制和序列控制；</li>
</ul></li>
<li class="Element600">增强的进程控制；
<ul class="Element631">
<li class="Element601">扩展了<span style="color: #0000FF">always</span>块以便使仿真和综合具有一致的结果；</li>
<li class="Element601">扩展了<span style="color: #0000FF">fork…join</span>以便对流水线建模以及进行增强的进程控制；</li>
<li class="Element601">精细的进程控制</li>
</ul></li>
<li class="Element600">增强的任务与函数；
<ul class="Element631">
<li class="Element601">类似于C语言的<span style="color: #0000FF">void</span>函数；</li>
<li class="Element601">通过引用传递；</li>
<li class="Element601">缺省参数；</li>
<li class="Element601">通过名字传递；</li>
<li class="Element601">可选的参数；</li>
<li class="Element601">为DPI（直接编程接口）导入/导出函数；</li>
</ul></li>
<li class="Element600">类：面向对象的机制提供了抽象、封装和安全指针的能力；</li>
<li class="Element600">利用随机约束支持自动化的测试平台；</li>
<li class="Element600">进程间的通信同步；
<ul class="Element631">
<li class="Element601"><span style="color: #0000FF">semaphore</span>；</li>
<li class="Element601"><span style="color: #0000FF">mailbox</span>；</li>
<li class="Element601">事件扩展、事件变量、以及事件定序；</li>
</ul></li>
<li class="Element600">调度语义的解释和扩展；</li>
<li class="Element600">基于周期的功能性：时钟控制块和基于周期的特性能够简化开发过程、提高可维护性、以及改进可重用性；
<ul class="Element631">
<li class="Element601">基于周期的信号驱动与采样；</li>
<li class="Element601">同步采样；</li>
<li class="Element601">无风险的程序语境</li>
</ul></li>
<li class="Element600">为验证设计意图和功能覆盖意图而采用的断言机制；
<ul class="Element631">
<li class="Element601">特性与序列声明；</li>
<li class="Element601">使用动作块的断言和覆盖语句</li>
</ul></li>
<li class="Element600">支持扩展的层次；
<ul class="Element631">
<li class="Element601">使用为进行可控的访问而具有导入功能的包来封装声明；</li>
<li class="Element601">编译单元范围内的嵌套模块以及支持分离编译的外部模块；</li>
<li class="Element601">扩展了端口声明以便支持接口、事件和变量；</li>
<li class="Element601"><span style="color: #0000FF">$root</span>提供了通过层次引用来明确访问的能力；</li>
</ul></li>
<li class="Element600">通过接口来封装通信以及推动“面向通信”的设计；</li>
<li class="Element600">功能覆盖</li>
<li class="Element600">使用直接编程接口（DPI）与其它语言（例如C）进行清晰、有效的互操作；</li>
<li class="Element600">断言API；</li>
<li class="Element600">覆盖API；</li>
<li class="Element600">数据读API；</li>
<li class="Element600">为SystemVerilog结构所作的VPI扩展</li>
<li class="Element600">并发断言的形式语义</li>
</ul></div>
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</td>
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<td></td>
</tr>
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<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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