up3_clock.fit.rpt

测试人体视觉的反应时间

; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/实验5-时钟设计11/UP3_CLOCK.pin.


+-------------------------------------------------------------------+
; Fitter Resource Usage Summary                                     ;
+---------------------------------------------+---------------------+
; Resource                                    ; Usage               ;
+---------------------------------------------+---------------------+
; Total logic elements                        ; 237 / 5,980 ( 4 % ) ;
;     -- Combinational with no register       ; 82                  ;
;     -- Register only                        ; 4                   ;
;     -- Combinational with a register        ; 151                 ;
;                                             ;                     ;
; Logic element usage by number of LUT inputs ;                     ;
;     -- 4 input functions                    ; 82                  ;
;     -- 3 input functions                    ; 27                  ;
;     -- 2 input functions                    ; 116                 ;
;     -- 1 input functions                    ; 7                   ;
;     -- 0 input functions                    ; 5                   ;
;                                             ;                     ;
; Logic elements by mode                      ;                     ;
;     -- normal mode                          ; 157                 ;
;     -- arithmetic mode                      ; 80                  ;
;     -- qfbk mode                            ; 4                   ;
;     -- register cascade mode                ; 0                   ;
;     -- synchronous clear/load mode          ; 75                  ;
;     -- asynchronous clear/load mode         ; 100                 ;
;                                             ;                     ;
; Total registers                             ; 155 / 6,523 ( 2 % ) ;
; Total LABs                                  ; 28 / 598 ( 5 % )    ;
; Logic elements in carry chains              ; 89                  ;
; User inserted logic elements                ; 0                   ;
; Virtual pins                                ; 0                   ;
; I/O pins                                    ; 25 / 185 ( 14 % )   ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )      ;
; Global signals                              ; 6                   ;
; M4Ks                                        ; 0 / 20 ( 0 % )      ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )  ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )  ;
; PLLs                                        ; 0 / 2 ( 0 % )       ;
; Global clocks                               ; 6 / 8 ( 75 % )      ;
; Average interconnect usage                  ; 0%                  ;
; Peak interconnect usage                     ; 1%                  ;
; Maximum fan-out node                        ; CLK_400HZ           ;
; Maximum fan-out                             ; 58                  ;
; Highest non-global fan-out signal           ; state.hold          ;
; Highest non-global fan-out                  ; 40                  ;
; Total fan-out                               ; 1103                ;
; Average fan-out                             ; 4.18                ;
+---------------------------------------------+---------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; D         ; 185   ; 2        ; 32           ; 21           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; D3        ; 49    ; 1        ; 0            ; 4            ; 1           ; 4                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; D4        ; 57    ; 1        ; 0            ; 2            ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; K         ; 48    ; 1        ; 0            ; 4            ; 0           ; 14                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW3[0]    ; 58    ; 1        ; 0            ; 2            ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; SW3[1]    ; 59    ; 1        ; 0            ; 1            ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;