📄 liangzhu.sim.rpt
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+---------------------------------------------------------------------------+--------------------------------------------------------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+---------------------------------------------------------------------------+--------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------------------------------------------------------------------+--------------------------------------------------------------------------------+------------------+
; |liangzhu|clk_cnt[22] ; |liangzhu|clk_cnt[22] ; out ;
; |liangzhu|clk_cnt[21] ; |liangzhu|clk_cnt[21] ; out ;
; |liangzhu|clk_cnt[20] ; |liangzhu|clk_cnt[20] ; out ;
; |liangzhu|clk_cnt[19] ; |liangzhu|clk_cnt[19] ; out ;
; |liangzhu|clk_cnt[18] ; |liangzhu|clk_cnt[18] ; out ;
; |liangzhu|clk_cnt[17] ; |liangzhu|clk_cnt[17] ; out ;
; |liangzhu|clk_cnt[16] ; |liangzhu|clk_cnt[16] ; out ;
; |liangzhu|clk_cnt[15] ; |liangzhu|clk_cnt[15] ; out ;
; |liangzhu|divider[13] ; |liangzhu|divider[13] ; out ;
; |liangzhu|divider~0 ; |liangzhu|divider~0 ; out ;
; |liangzhu|divider[12] ; |liangzhu|divider[12] ; out ;
; |liangzhu|origin[13] ; |liangzhu|origin[13] ; out ;
; |liangzhu|WideNor0 ; |liangzhu|WideNor0 ; out0 ;
; |liangzhu|origin~0 ; |liangzhu|origin~0 ; out0 ;
; |liangzhu|WideOr0 ; |liangzhu|WideOr0 ; out0 ;
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; |liangzhu|WideOr3 ; |liangzhu|WideOr3 ; out0 ;
; |liangzhu|WideOr4 ; |liangzhu|WideOr4 ; out0 ;
; |liangzhu|WideOr5 ; |liangzhu|WideOr5 ; out0 ;
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; |liangzhu|WideOr11 ; |liangzhu|WideOr11 ; out0 ;
; |liangzhu|WideOr12 ; |liangzhu|WideOr12 ; out0 ;
; |liangzhu|origin[12] ; |liangzhu|origin[12] ; out ;
; |liangzhu|origin[11] ; |liangzhu|origin[11] ; out ;
; |liangzhu|origin[10] ; |liangzhu|origin[10] ; out ;
; |liangzhu|origin[9] ; |liangzhu|origin[9] ; out ;
; |liangzhu|origin[8] ; |liangzhu|origin[8] ; out ;
; |liangzhu|origin[7] ; |liangzhu|origin[7] ; out ;
; |liangzhu|origin[6] ; |liangzhu|origin[6] ; out ;
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; |liangzhu|origin[4] ; |liangzhu|origin[4] ; out ;
; |liangzhu|origin[3] ; |liangzhu|origin[3] ; out ;
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; |liangzhu|origin[1] ; |liangzhu|origin[1] ; out ;
; |liangzhu|origin[0] ; |liangzhu|origin[0] ; out ;
; |liangzhu|counter[7] ; |liangzhu|counter[7] ; out ;
; |liangzhu|counter~0 ; |liangzhu|counter~0 ; out ;
; |liangzhu|counter~1 ; |liangzhu|counter~1 ; out ;
; |liangzhu|counter~2 ; |liangzhu|counter~2 ; out ;
; |liangzhu|counter~3 ; |liangzhu|counter~3 ; out ;
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; |liangzhu|counter~6 ; |liangzhu|counter~6 ; out ;
; |liangzhu|counter~7 ; |liangzhu|counter~7 ; out ;
; |liangzhu|WideOr13 ; |liangzhu|WideOr13 ; out0 ;
; |liangzhu|WideOr14 ; |liangzhu|WideOr14 ; out0 ;
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