flowled.v

来自「FPGA开发入门的Verilog HDL程序---流水灯,真实可用」· Verilog 代码 · 共 25 行

/*** FPGA开发入门程序---流水灯 ***/
/*** 20080720, by RY *************/
module flowled(led,clk);            //模块名flow
output[7:0]  led;                   //定义8个LED输出口
input        clk;                   //定义时钟输入口

reg[8:0]     led_r;                 //定义输出寄存器
reg[23:0]    count;                 //定义计数器
assign led = ~led_r[7:0];           //声明输出逻辑

always @(posedge clk)               //过程循环
begin
    count = count+24'd1;            //计数加1 
    if(count==24'd2000000)          //判断计数     
    begin
        count<=0;                   //重新计数
        led_r <= led_r<<1 ;         //则输出左移一位    
        if(led_r == 9'b000000000)   //是否循环完毕
        begin 
            led_r <= 9'b111111111;  //是，则重新赋初值   
        end
    end
end
endmodule