📄 基于状态机和流水线技术的3des加密算法及其fpga设计-单片机技术2.htm
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基于状态机和流水线技术的3DES加密算法及其FPGA设计</DIV><!--主标题-->
<H1>基于状态机和流水线技术的3DES加密算法及其FPGA设计 (3)</H1><!--副标题--><!--文章属性-->
<DIV id=property>2006-10-02 作者：<A class=member_url
href="http://www.et00.com/member/member.php?username=admin"></A> 来源：<A
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<DIV class=content_text id=content>ENT: 30px">经综合后，每个S盒只用了24个逻辑单元。
<P></P>
<P
style="TEXT-INDENT: 30px">3DES是64位分组大小的加密算法，数据线一般是8位、16位或32位，为此增加了输入、输出接口，这部分接口完成的功能就是串/并转换和并/串转换。以16位输出接口为例，设计中将加/解密出来的数据从低位到高位在valid信号有效的情况下同时存入四个16位寄存器，再通过一个选择器依次将数据送出。该选择器不同于普通的多路选择器，它是由valid信号触发其内的计数功能，从而依次将寄存器中数据输出，如图4所示。输入接口要简单一些，只需一个64位可移位的寄存器，在第四个16位数据到来后才将这一组64位数据送给加密模块。这种结构非常容易用硬件描述语言实现。<BR><IMG
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size=3> </FONT><SPAN class=main1>2．4 总体结构</P>
<P
style="TEXT-INDENT: 30px">通过一个密钥控制模块为3DES提供三个56位的密钥以及加/解密控制信号。密钥的输入是28位的，所产生的三个56位密钥并不是同一时间提供给3DES的，相互之间有16个时钟的延时，这样可以保证修改密钥后并不影响先前流水线的工作。再加上输入、输出接口就构成了该设计的总体结构，如图5所示。限于图的大小，不影响理解的部分信号没有画出。加/解密的流程是先输入六组28位的密钥，然后就可以发送需要加/解密的数据了，中间可以有间断，如果需要更改密钥，也是先输入改后的密钥，再输入数据，可实时更改，无需等到流水线中最后一组数据加/解密完成。</P>
<P style="TEXT-INDENT: 30px">本设计在ALTERA公司的Quartus II环境下用VHDL、Verilog
HDL实现设计输入，采用同步时钟，成功编译、综合、适配和仿真，并下载到Stratix系列FPGA芯片EP1S25F780C5中。在综合的过程中用逻辑锁等技术进行了优化。消耗逻辑单元16250个，设计时钟频率可达95.07MHz。
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href="http://www.et00.com/mcu/2006/1002/article_3944_2.html">2</A>]
<STRONG>[3]</STRONG> <A
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