uart.v

来自「一个基于硬件描述语言的uart核 该软核灵巧方便」· Verilog 代码 · 共 50 行

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// File : uart.v
// Author : xinggang xu
// Organization:
// Created : 17/4/2008      
// Last update :      
// Platform :      
// Simulators :      
// Synthesizers:      
// Targets :      
// Dependency :      
/////////////////////////////////////////////////////////      
// Description:uart     
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// Copyright (C) 2008 xu     
///////////////////////////////////////////////////////////   
`timescale 1 ps / 1 ps
module uart(//input
            clk,
            rst,
            tbuf,
            t_mit,
            rxd,
            //output
            txd,
            t_done,
            r_readay,
            rbuf
            );
input clk,rst,t_mit,rxd; 
input [7:0] tbuf;
output txd,t_done,r_readay;
output [7:0] rbuf;

txd dut1(
        .bclk (clk ) , 
        .rstr(rst),
        .t_mit (t_mit ) ,
        .tbuf (tbuf ) ,
        .t_done (t_done ) ,
        .txd (txd ) 
         );
rxd dut2(
         .bclk(clk),
         .rstr(rst),  
         .rxd(rxd),
         .r_readay(r_readay),
         .rbuf(rbuf)
         );
endmodule