mode.v

来自「一个基于硬件描述语言的uart核 该软核灵巧方便」· Verilog 代码 · 共 47 行

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// File : mode.v
// Author : xinggang xu
// Organization:
// Created : 19/05/2008      
// Last update :      
// Platform :      
// Simulators :        
// Synthesizers:      
// Targets :      
// Dependency :      
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// Description:fenpin     
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// Copyright (C) 2008 xu     
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//`timescale 1 ps / 1 ps

module mode(clk50m,
              rst,
              clk					  
              );  
input clk50m;
input rst;
output clk;
//******************
parameter tp=1;  
//******************
reg clk;
reg [9:0]cnt;
always @(posedge clk50m or negedge rst) 
begin
  if(~rst)
    begin
      cnt<=#tp 0;
      clk<=#tp 0;
    end 
  else 
    if(cnt==162)
      begin
        clk<=#tp ~clk;
        cnt<=#tp 0;
      end 
    else   cnt<=#tp cnt+1;
end
endmodule