📄 standard.pin
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SDRAM_A[0] : D1 : output : LVTTL : : 1 : Y
SDRAM_A[10] : D2 : output : LVTTL : : 1 : Y
SDRAM_A[4] : D3 : output : LVTTL : : 1 : Y
RESERVED_INPUT : D4 : : : : 1 :
A[18] : D5 : output : LVTTL : : 2 : Y
A[19] : D6 : output : LVTTL : : 2 : Y
A[16] : D7 : output : LVTTL : : 2 : Y
A[14] : D8 : output : LVTTL : : 2 : Y
A[12] : D9 : output : LVTTL : : 2 : Y
A[10] : D10 : output : LVTTL : : 2 : Y
A[3] : D11 : output : LVTTL : : 2 : Y
A[7] : D12 : output : LVTTL : : 2 : Y
IO_nCS4 : D13 : output : LVTTL : : 3 : Y
nCS2 : D14 : output : LVTTL : : 3 : Y
Ext_Bus_nEN : D15 : output : LVTTL : : 3 : Y
P2[31] : D16 : bidir : LVTTL : : 3 : Y
SDRAM_BA[1] : E1 : output : LVTTL : : 1 : Y
SDRAM_BA[0] : E2 : output : LVTTL : : 1 : Y
SDRAM_A[7] : E3 : output : LVTTL : : 1 : Y
SDRAM_A[5] : E4 : output : LVTTL : : 1 : Y
Ext_nOE : E5 : output : LVTTL : : 2 : Y
A[24] : E6 : output : LVTTL : : 2 : N
A[21] : E7 : output : LVTTL : : 2 : Y
A[9] : E8 : output : LVTTL : : 2 : Y
Ext_nWE : E9 : output : LVTTL : : 2 : Y
A[2] : E10 : output : LVTTL : : 2 : Y
A[5] : E11 : output : LVTTL : : 2 : Y
A[23] : E12 : output : LVTTL : : 2 : Y
P0[30] : E13 : bidir : LVTTL : : 3 : Y
P0[29] : E14 : bidir : LVTTL : : 3 : Y
P2[30] : E15 : bidir : LVTTL : : 3 : Y
P2[29] : E16 : bidir : LVTTL : : 3 : Y
SDRAM_nCS : F1 : output : LVTTL : : 1 : Y
SDRAM_nRAS : F2 : output : LVTTL : : 1 : Y
SDRAM_A[9] : F3 : output : LVTTL : : 1 : Y
SDRAM_A[8] : F4 : output : LVTTL : : 1 : Y
SDRAM_A[6] : F5 : output : LVTTL : : 1 : Y
GND : F6 : gnd : : : :
VCCIO2 : F7 : power : : 3.3V : 2 :
GND : F8 : gnd : : : :
GND : F9 : gnd : : : :
VCCIO2 : F10 : power : : 3.3V : 2 :
GND : F11 : gnd : : : :
IO_nCS2 : F12 : output : LVTTL : : 3 : Y
P0[28] : F13 : bidir : LVTTL : : 3 : Y
P0[27] : F14 : bidir : LVTTL : : 3 : Y
P2[28] : F15 : bidir : LVTTL : : 3 : Y
P2[27] : F16 : bidir : LVTTL : : 3 : Y
SYS_CLK : G1 : input : LVTTL : : 1 : Y
SDRAM_nCAS : G2 : output : LVTTL : : 1 : Y
RESERVED_INPUT : G3 : : : : 1 :
~nCSO~ / GND* : G4 : output : LVTTL : : 1 : N
SDRAM_A[11] : G5 : output : LVTTL : : 1 : Y
VCCIO1 : G6 : power : : 3.3V : 1 :
GND : G7 : gnd : : : :
VCCINT : G8 : power : : 1.5V : :
GND : G9 : gnd : : : :
VCCINT : G10 : power : : 1.5V : :
GND : G11 : gnd : : : :
IO_nCS1 : G12 : output : LVTTL : : 3 : Y
P0[26] : G13 : bidir : LVTTL : : 3 : Y
P0[25] : G14 : bidir : LVTTL : : 3 : Y
P2[26] : G15 : bidir : LVTTL : : 3 : Y
GND+ : G16 : : : : 3 :
GND+ : H1 : : : : 1 :
DATA0 : H2 : input : : : 1 :
nCONFIG : H3 : : : : 1 :
nCEO : H4 : : : : 1 :
SDRAM_CKE : H5 : output : LVTTL : : 1 : Y
VCCA_PLL1 : H6 : power : : 1.5V : :
VCCINT : H7 : power : : 1.5V : :
GND : H8 : gnd : : : :
VCCINT : H9 : power : : 1.5V : :
GND : H10 : gnd : : : :
VCCA_PLL2 : H11 : power : : 1.5V : :
P0[23] : H12 : bidir : LVTTL : : 3 : Y
SPI_nSS : H13 : output : LVTTL : : 3 : Y
altera_reserved_tdi : H14 : input : LVTTL : : 3 : N
altera_reserved_tdo : H15 : output : LVTTL : : 3 : N
GND+ : H16 : : : : 3 :
SDRAM_CLK : J1 : output : LVTTL : : 1 : Y
MSEL1 : J2 : : : : 1 :
MSEL0 : J3 : : : : 1 :
nCE : J4 : : : : 1 :
GNDG_PLL1 : J5 : gnd : : : :
GNDA_PLL1 : J6 : gnd : : : :
GND : J7 : gnd : : : :
VCCINT : J8 : power : : 1.5V : :
GND : J9 : gnd : : : :
VCCINT : J10 : power : : 1.5V : :
GNDA_PLL2 : J11 : gnd : : : :
GNDG_PLL2 : J12 : gnd : : : :
nSTATUS : J13 : : : : 3 :
altera_reserved_tck : J14 : input : LVTTL : : 3 : N
altera_reserved_tms : J15 : input : LVTTL : : 3 : N
P2[25] : J16 : bidir : LVTTL : : 3 : Y
SDRAM_nWE : K1 : output : LVTTL : : 1 : Y
SDRAM_DQM[0] : K2 : output : LVTTL : : 1 : Y
~ASDO~ / GND* : K3 : output : LVTTL : : 1 : N
DCLK : K4 : bidir : : : 1 :
SDRAM_DQM[1] : K5 : output : LVTTL : : 1 : Y
GND : K6 : gnd : : : :
VCCINT : K7 : power : : 1.5V : :
GND : K8 : gnd : : : :
VCCINT : K9 : power : : 1.5V : :
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