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library verilog;use verilog.vl_types.all;entity altstratixii_oct is generic( lpm_type : string := "altstratixii_oct" ); port( rup : in vl_logic; terminationclock: in vl_logic; terminationenable: in vl_logic; rdn : in vl_logic );end altstratixii_oct;
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