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library verilog;use verilog.vl_types.all;entity ctc_tx_arb is generic( POST_FIFO_THRESHOLD: integer := 340; IDLE : integer := 1; SEARCH : integer := 2; ST_WAIT : integer := 4 ); port( ctc_fifo1_empty : in vl_logic; core1_poll : in vl_logic; core1_gnt : out vl_logic; ctc_fifo2_empty : in vl_logic; core2_poll : in vl_logic; core2_gnt : out vl_logic; ctc_fifo3_empty : in vl_logic; core3_poll : in vl_logic; core3_gnt : out vl_logic; wrusedword_post_ctc_fifo: in vl_logic_vector(8 downto 0); sys_clk : in vl_logic; reset_b : in vl_logic );end ctc_tx_arb;
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