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library verilog;use verilog.vl_types.all;entity int_deint_adr_gen_div is port( aclr : in vl_logic; clock : in vl_logic; denom : in vl_logic_vector(11 downto 0); numer : in vl_logic_vector(18 downto 0); quotient : out vl_logic_vector(18 downto 0); remain : out vl_logic_vector(11 downto 0) );end int_deint_adr_gen_div;
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