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library verilog;use verilog.vl_types.all;entity lprx_dcfifo is port( aclr : in vl_logic; wrclk : in vl_logic; data : in vl_logic_vector(16 downto 0); wrreq : in vl_logic; rdclk : in vl_logic; rdreq : in vl_logic; q : out vl_logic_vector(33 downto 0); rdempty : out vl_logic; rdusedw : out vl_logic_vector(6 downto 0) );end lprx_dcfifo;
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