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library verilog;use verilog.vl_types.all;entity post_ctc_dat_fifo is port( data : in vl_logic_vector(31 downto 0); wrreq : in vl_logic; rdreq : in vl_logic; rdclk : in vl_logic; wrclk : in vl_logic; aclr : in vl_logic; q : out vl_logic_vector(31 downto 0); rdempty : out vl_logic; rdusedw : out vl_logic_vector(8 downto 0); wrfull : out vl_logic; wrusedw : out vl_logic_vector(8 downto 0) );end post_ctc_dat_fifo;
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