📄 _primary.vhd
字号:
library verilog;use verilog.vl_types.all;entity pre_ctc_fifo is port( wr_clk : in vl_logic; rd_clk : in vl_logic; rst_b : in vl_logic; full : out vl_logic; wr : in vl_logic; eop_wr : in vl_logic; dat_wr : in vl_logic_vector(31 downto 0); empty : out vl_logic; usedw : out vl_logic_vector(12 downto 0); rd : in vl_logic; eop_rd : out vl_logic; dat_rd : out vl_logic_vector(31 downto 0) );end pre_ctc_fifo;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -