qpsktiao.fit.rpt

用VHDL语言实现QPSK调制功能和解调功能,

+-----------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk                   ; PIN_17            ; 26      ; Clock        ; yes    ; Global clock         ; GCLK2            ; --                        ;
; clk_div:inst|clk_temp ; LCFF_X1_Y6_N29    ; 3       ; Clock        ; yes    ; Global clock         ; GCLK0            ; --                        ;
; clr                   ; PIN_18            ; 8       ; Async. clear ; yes    ; Global clock         ; GCLK1            ; --                        ;
; fenpin:inst2|count[2] ; LCFF_X27_Y6_N25   ; 7       ; Clock        ; yes    ; Global clock         ; GCLK4            ; --                        ;
; seri_2:inst4|q[1]~3   ; LCCOMB_X21_Y13_N0 ; 3       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; tiaopin:inst5|tpin    ; LCFF_X27_Y6_N3    ; 9       ; Sync. load   ; no     ; --                   ; --               ; --                        ;
+-----------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                             ;
+-----------------------+-----------------+---------+----------------------+------------------+---------------------------+
; Name                  ; Location        ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------+-----------------+---------+----------------------+------------------+---------------------------+
; clk                   ; PIN_17          ; 26      ; Global clock         ; GCLK2            ; --                        ;
; clk_div:inst|clk_temp ; LCFF_X1_Y6_N29  ; 3       ; Global clock         ; GCLK0            ; --                        ;
; clr                   ; PIN_18          ; 8       ; Global clock         ; GCLK1            ; --                        ;
; fenpin:inst2|count[2] ; LCFF_X27_Y6_N25 ; 7       ; Global clock         ; GCLK4            ; --                        ;
+-----------------------+-----------------+---------+----------------------+------------------+---------------------------+


+-------------------------------------+
; Non-Global High Fan-Out Signals     ;
+---------------------------+---------+
; Name                      ; Fan-Out ;
+---------------------------+---------+
; select4_1:inst3|q[0]      ; 10      ;
; tiaopin:inst5|tpin        ; 9       ;
; start                     ; 5       ;
; seri_2:inst4|n[0]         ; 5       ;
; seri_2:inst4|n[1]         ; 4       ;
; seri_2:inst4|q[0]         ; 4       ;
; seri_2:inst4|q[1]         ; 4       ;
; seri_2:inst4|q[1]~3       ; 3       ;
; seri_2:inst4|n[2]         ; 3       ;
; clk_div:inst|Equal0~65    ; 3       ;
; clk_div:inst|Equal0~64    ; 3       ;
; tiaopin:inst5|Equal0~58   ; 3       ;
; tiaopin:inst5|m[1]        ; 3       ;
; tiaopin:inst5|m[0]        ; 3       ;
; x                         ; 2       ;
; seri_2:inst4|xx[0]        ; 2       ;
; clk_div:inst|count[7]     ; 2       ;
; clk_div:inst|count[5]     ; 2       ;
; clk_div:inst|count[4]     ; 2       ;
; clk_div:inst|count[6]     ; 2       ;
; clk_div:inst|count[3]     ; 2       ;
; clk_div:inst|count[2]     ; 2       ;
; clk_div:inst|count[1]     ; 2       ;
; clk_div:inst|count[0]     ; 2       ;
; tiaopin:inst5|m[5]        ; 2       ;
; tiaopin:inst5|m[4]        ; 2       ;
; tiaopin:inst5|m[6]        ; 2       ;
; tiaopin:inst5|m[3]        ; 2       ;
; tiaopin:inst5|m[2]        ; 2       ;
; select4_1:inst3|q[5]      ; 2       ;
; select4_1:inst3|q[6]      ; 2       ;
; counter8:inst1|q[0]~reg0  ; 2       ;
; counter8:inst1|q[1]~reg0  ; 2       ;
; counter8:inst1|q[2]~reg0  ; 2       ;
; counter8:inst1|q[3]~reg0  ; 2       ;
; counter8:inst1|q[4]~reg0  ; 2       ;
; counter8:inst1|q[5]~reg0  ; 2       ;
; counter8:inst1|q[6]~reg0  ; 2       ;
; counter8:inst1|q[7]~reg0  ; 2       ;
; fenpin:inst2|count[2]     ; 2       ;
; clk_div:inst|clk_temp     ; 2       ;
; seri_2:inst4|xx[1]~feeder ; 1       ;
; seri_2:inst4|q[0]~feeder  ; 1       ;
; seri_2:inst4|q[1]~feeder  ; 1       ;
; en                        ; 1       ;
; ~GND                      ; 1       ;
; seri_2:inst4|xx[0]~161    ; 1       ;
; seri_2:inst4|q[1]~46      ; 1       ;
; seri_2:inst4|n~214        ; 1       ;
; seri_2:inst4|n~213        ; 1       ;
+---------------------------+---------+


+----------------------------------------------------+
; Interconnect Usage Summary                         ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage                 ;
+----------------------------+-----------------------+
; Block interconnects        ; 34 / 15,666 ( < 1 % ) ;
; C16 interconnects          ; 0 / 812 ( 0 % )       ;
; C4 interconnects           ; 28 / 11,424 ( < 1 % ) ;
; Direct links               ; 10 / 15,666 ( < 1 % ) ;
; Global clocks              ; 4 / 8 ( 50 % )        ;
; Local interconnects        ; 37 / 4,608 ( < 1 % )  ;
; R24 interconnects          ; 1 / 652 ( < 1 % )     ;
; R4 interconnects           ; 23 / 13,328 ( < 1 % ) ;
+----------------------------+-----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+---------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 11.75) ; Number of LABs  (Total = 4) ;
+---------------------------------------------+-----------------------------+
; 1                                           ; 0                           ;
; 2                                           ; 0                           ;
; 3                                           ; 0                           ;
; 4                                           ; 0                           ;
; 5                                           ; 0                           ;
; 6                                           ; 0                           ;
; 7                                           ; 0                           ;
; 8                                           ; 0                           ;
; 9                                           ; 1                           ;
; 10                                          ; 0                           ;
; 11                                          ; 0                           ;
; 12                                          ; 1                           ;
; 13                                          ; 2                           ;
; 14                                          ; 0                           ;
; 15                                          ; 0                           ;
; 16